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대규모 언어 모델은 칩 설계 사양을 SystemVerilog Assertions 언어의 공식 속성으로 변환하는 단계에 가까워지고 있으며, 이는 검증 초안 작성 시간을 줄일 수 있다. 그러나 사양의 불완전성, 문법적으로는 올바르지만 논리적으로 취약한 속성이 생성될 가능성, 높은 검토 부담 때문에 인간의 감독은 여전히 필수적이다. 실제 경제적 수익은 아직 확정되지 않았다.