En son haberleri, açıklamaları ve bağlantılı teknoloji hikâyelerini takip edin.
Büyük dil modelleri, çip tasarım spesifikasyonlarını SystemVerilog Assertions dilinde resmî özelliklere dönüştürmeye yaklaşıyor; bu da doğrulama taslaklarının hazırlanma süresini azaltabilir. Ancak spesifikasyonların eksik olması, sözdizimsel olarak doğru fakat mantıksal açıdan zayıf özellikler üretilmesi ihtimali ve yüksek inceleme yükü, insan gözetimini temel bir koşul hâline getiriyor. Ekonomik getirinin gerçekte ne olacağı ise hâlâ belirsiz.