Процесс интеграции блоков интеллектуальной собственности (IP) в проектирование чипов перестал быть рутинной технической задачей по обеспечению правильного соединения между программными и аппаратными блоками. Если десять лет назад проектировщики имели дело с десятками модулей, то сегодня компании управляют тысячами IP-блоков с множеством различных версий одного и того же модуля, что создало огромный технический разрыв между проектированием и верификацией.
Дилемма семантической совместимости и разрыв в спецификациях
Самая большая проблема сегодня заключается в так называемых «семантических проблемах». Часто каждый IP-блок успешно проходит собственные тесты верификации независимо, но при интеграции в систему на кристалле (SoC) возникают катастрофические ошибки, такие как взаимные блокировки (Deadlock), утечки кредитов (Credits) или нарушение правил упорядочивания. Эти проблемы часто связаны с неясностью технических спецификаций; две разные команды могут интерпретировать одно и то же правило протокола по-разному, и эти различия проявляются только на поздних и крайне дорогостоящих этапах, таких как отладка после производства (Post-silicon debug).
Взаимодействие аппаратного и программного обеспечения и проблемы энергопотребления
Разделение аппаратного и программного обеспечения больше невозможно, как это было раньше. Простые компоненты, такие как PHY-слой, теперь требуют огромного программного контента, включая прошивки (Firmware) и драйверы, которые глубоко взаимодействуют с операционной системой и управлением питанием. Это взаимодействие создает новые вызовы, особенно при работе с:
- Управлением питанием и тепловыделением: Управление питанием само по себе стало функциональной особенностью, так как переключение доменов питания (Power domains) может привести к потере транзакций или зависанию системы, если не будет обеспечена точная координация между соседними модулями.
- Аналоговым контентом: С ростом потребности в аналоговых системах проектировщики стремятся упростить интеграцию путем упаковки аналоговых модулей в цифровую оболочку (Digital wrapper) для облегчения их моделирования в среде цифрового проектирования.
Эра чиплетов: от интеграции дизайна к интеграции цепочек поставок
Технология чиплетов (Chiplets) изменила концепцию интеграции; ответственность больше не ограничивается границами кристалла (SoC boundary), а распространяется на границы корпусирования (Packaging boundary). Это означает, что интеграция теперь включает модули, поступающие от разных компаний, заводов (Foundries) и технологических узлов, что превратило задачу интеграции дизайна в задачу интеграции цепочек поставок. Несмотря на наличие таких стандартов, как UCIe, для регулирования физических уровней, вопросы, касающиеся моделей когерентности (Coherency models) и карт адресов, остаются открытыми и требуют точных соглашений между поставщиками.
Почему это развитие важно?
Суть заключается в том, что сложность чипов больше не растет линейно вместе с их размером, а растет в зависимости от количества «предположений», которые каждый модуль делает об окружающей его среде. В то время как простому модулю, такому как UART, требуются только сигналы тактовой частоты и сброса, современные модули кэш-памяти требуют сотен предположений о правилах упорядочивания, управлении кредитами и характеристиках безопасности. Этот рост количества предположений делает невозможным полагаться только на человеческий разум при управлении проектированием, что оказывает огромное давление на инструменты автоматизации и искусственного интеллекта для предоставления решений по верификации, способных исследовать граничные случаи (Corner cases), которые традиционное моделирование не может охватить.