По мере ускорения темпов развития моделей искусственного интеллекта разработчики чипов сталкиваются с растущим давлением, вынуждающим их переходить от универсальных вычислений к узкоспециализированным инфраструктурам. В центре этого перехода архитектура RISC-V выступает как спорный выбор: в то время как одни видят в ней способ достижения беспрецедентной гибкости за счет пользовательских инструкций (Custom Instructions), другие опасаются, что она может навязать инженерные сложности, снижающие эффективность систем ускорения ИИ.
Дилемма разделения процессора и ускорителя
Эксперты высказывают противоположные точки зрения на использование RISC-V для выполнения тяжелых вычислительных операций (Inference). Стив Родди (Steve Roddy) из компании Quadric считает, что использование архитектуры CPU для проектирования ускорителя ИИ может быть «плохой идеей» с инженерной точки зрения. Причина кроется в проблеме разделения (Partitioning), когда разработчики вынуждены распределять работу между программируемым процессором и внешним ускорителем.
Это разделение приводит к ряду технических проблем:
- Сложность передачи данных: необходимость в крайне сложных компиляторах для управления движением данных между ускорителем и процессором через сеть на кристалле (NoC).
- Неэффективность архитектуры: традиционные процессоры спроектированы для отслеживания указателей (Pointers) и переменной логики, в то время как операции ИИ требуют предсказуемых матричных вычислений (Matrix-by-Matrix) на протяжении миллионов циклов, в чем преуспевают такие блоки, как TPU от Google, а не традиционные процессоры RISC-V.
- Масштабирование проблемы: чем больше размер ускорителя, тем сложнее управлять этим разделением и тем выше стоимость решения проблем передачи данных.
RISC-V как «мозг» ускорителей, а не их «мышцы»
В свою очередь, Дэйв Келф (Dave Kelf), генеральный директор компании Breker, считает, что истинная ценность RISC-V заключается не в выполнении тяжелых вычислений, а в работе в качестве функции управления (Control Function) поверх ускорителей. В современных системах сложные конечные автоматы (State Machines) часто не справляются с управлением процессами, и здесь роль RISC-V заключается в обеспечении:
- Гибкого управления: способности эффективно управлять расхождением (Divergence) в операциях параллельных вычислений (SIMT).
- Пользовательских инструкций для загрузки и сохранения: сокращения времени задержки (Latency) между ускорителем и процессором за счет добавления специальных программных инструкций для оптимизации движения данных.
- Избежания роялти: предоставления экономичной альтернативы проприетарным процессорам других компаний (таких как Arm или Tensilica) без уплаты высоких лицензионных сборов, при сохранении возможности кастомизации.
Проблемы верификации и мониторинга в специализированных системах
Проблемы не ограничиваются проектированием инструкций, а распространяются на этап верификации (Verification). Франческа Тан (Francisca Tan) из Siemens EDA отмечает, что высокая степень кастомизации требует передовых возможностей мониторинга (Observability) для отслеживания пользовательских инструкций во время работы. Эвальд Лисс (Ewald Liess) из компании SignatureIP также предупреждает, что многоядерность в высокопроизводительных системах может привести к проблемам с когерентностью кэш-памяти (Cache Coherency) и взаимным блокировкам (Deadlocks) в соединительной сети (Fabric), что означает, что инструкции могут работать программно корректно, но чип может выйти из строя из-за «узких мест» в потоках данных.
Что практически меняется для разработчиков?
Эта дискуссия указывает на фундаментальный сдвиг в том, как RISC-V используется на рынке ИИ. Вместо попыток конкурировать со специализированными процессорами в матричных вычислениях, наметилась тенденция к использованию RISC-V в качестве интеллектуального координатора (Orchestrator). Это означает, что компании, внедряющие RISC-V, должны сосредоточиться на:
- Создании пользовательских инструкций, направленных на сокращение времени задержки (Latency), а не на увеличение «сырой» вычислительной мощности.
- Масштабных инвестициях в инструменты верификации и мониторинга для обеспечения стабильности системы при возникновении всплесков трафика (Traffic Bursts).
- Фокусе на интеграции между процессором и соединительной сетью (NoC), чтобы гибкость не превратилась в обузу при управлении данными.