تقترب صناعة أشباه الموصلات من مرحلة تكديس ترانزستورات nFET وpFET فوق بعضها داخل بنية واحدة تُعرف باسم CFET، بدلاً من وضعهما جنباً إلى جنب كما في ترانزستورات nanosheet الحالية. ويُتوقع أن تبدأ الشركات الرائدة طرح هذه البنية في الإنتاج قرب عام 2031، وفق خارطة طريق imec، مع احتمال زيادة كثافة الترانزستورات بنحو 40%، وتحسين الأداء بنسبة 50%، ورفع كفاءة الطاقة بما يصل إلى 70% مقارنة بالترتيبات الحالية، بحسب التقديرات الواردة في المادة.
لكن المكاسب النظرية لا تعتمد على التكديس وحده. فكل ترانزستور إضافي يفرض شبكة أكثر تعقيداً من التوصيلات الرأسية بين الطبقات، ومن الترانزستورات إلى خطوط الإشارة فوقها وشبكة الطاقة الموجودة في الجهة الخلفية من الرقاقة. لذلك يتحول تصميم الوصلات، واختيار المواد، وضبط خطوات التصنيع إلى عوامل حاسمة بقدر أهمية تشكيل القنوات نفسها.
مسارات مختلفة لبنية واحدة
تعمل Intel وSamsung وTSMC وIBM على تطوير CFET، لكن كل شركة تختبر أسلوباً مختلفاً لربط الطبقات. وتميل معظم المسارات إلى التصنيع الأحادي، حيث تُبنى الطبقات المكدسة ضمن تدفق تصنيع متكامل واحد. أما IBM فتتبنى نهجاً تسلسلياً تُصنع فيه مجموعة الترانزستورات الأولى بالكامل قبل إضافة المجموعة الثانية، مع إزاحة طفيفة بين الطبقتين لتسهيل توصيل خطوط الطاقة والإشارة.
تستكشف Intel أيضاً تدفقات أحادية، إلى جانب نهج يعتمد على ركيزة هجينة تسمح باستخدام أفضل نوع من السيليكون لكل ترانزستور. وتستخدم الشركة سيليكوناً بتركيب (100) للـnFET، وسيليكوناً بلورياً بتركيب (110) للـpFET، ثم تجمع الطبقتين بتقنية نقل الطبقات. ووفق النتائج المذكورة، يمكن لهذا الترتيب تحقيق زيادة فعالة في حركة الشحنات قدرها 3X عند تكديس pFET على (110) فوق nFET على (100).
أما IBM، التي ترخّص تصاميم CFET الخاصة بها لشركة Rapidus، فقد أزاحت الصفائح النانوية العلوية بمقدار 10nm، وقالت إن ذلك وفر 20nm من ارتفاع الخلية. وأظهرت الشركة مسافات active-to-active قدرها 50nm في الجزء السفلي و30nm في الجزء العلوي، مع سماكة gate cut تبلغ 20nm، بما يتيح تقليص ارتفاع الخلية بنسبة 40% مقارنة بترانزستورات nanosheet غير المكدسة.
تستخدم Samsung بنية عازلة مبتكرة للفصل بين منطقتي البوابة العلوية والسفلية. وفي عرض حديث، أوضحت الشركة أنها صنعت ترانزستورات CFET ببوابة pitch قدرها 42nm وقنوات nanosheet مكدسة ثلاثياً لكل من نوعي الترانزستور، مع ثلاث طبقات epitaxial ذات تراكيز مختلفة من الجرمانيوم ضمن منطقة العزل الكهربائي الأوسط، أو MDI. ويساعد ذلك على ضبط dipole البوابة ومعدن work-function بصورة مستقلة للـnFET والـpFET.
بدورها، تركز TSMC على إمكانات الوصول المرن إلى نقاط التوصيل من جانبي الرقاقة. وتشمل خطتها backside gate contact ونوعين من vertical contact plugs لربط الطبقات الوظيفية المختلفة في خلايا SRAM، إلى جانب تقنيات ضبط متعددة لقيمة جهد العتبة Multi-Vt. وتتيح هذه التقنية مزج ترانزستورات منخفضة الجهد للسرعة وأخرى مرتفعة الجهد لتقليل استهلاك الطاقة.
لماذا تصبح الوصلات والتصنيع عنق الزجاجة؟
تتكون قنوات CFET من صفائح سيليكون نانوية معلقة، تُنشأ فوق ركيزة من طبقات متناوبة من السيليكون وSiGe. ويُزال SiGe انتقائياً خلال مرحلة channel release، بينما تُحيط بالصفائح طبقة عازلة high-k وبوابة معدنية تُرسبان باستخدام الترسيب بالطبقات الذرية ALD. ويضيف CFET منطقة MDI لعزل البوابة العلوية عن السفلية، ما يرفع عدد الخطوات ومتطلبات التحكم.
تزداد الحساسية مع استخدام توصيل الطاقة من الجهة الخلفية، الذي ظهر في عقدة 2nm. فهذا النهج يتطلب wafer bonding متقدماً، وترقيق الجهة الخلفية، ومحاذاة دقيقة للغاية بين جانبي الرقاقة. وقد تؤدي فروق لا تتجاوز بضعة نانومترات في موضع المادة أو المحاذاة إلى خسائر كبيرة في المردود. كما يمكن للالتواء على المستوى الميكروي أو النانوي أن يضعف الأداء ويزيد مشكلات الاعتمادية.
تواجه الطباعة الضوئية EUV بدورها خشونة الحواف والخطوط، وعيوباً عشوائية مرتبطة بانخفاض عدد الفوتونات، إضافة إلى خطر انهيار الأنماط عند استخدام بنى مرتفعة ذات نسبة أبعاد كبيرة. ويمكن للمواد الواقعة أسفل المقاومة الضوئية أن تحسن الالتصاق ودقة نقل النمط وتقلل خشونة الخطوط، في حين قد يساعد الحفر بحزمة الأيونات على إزالة الحواف الخشنة. ويتطلب نقل النمط تحسيناً متزامناً لطبقات المقاومة والقناع الصلب السيليكوني وطبقة الكربون.
المحاكاة قبل تشغيل الرقاقة
في ظل هذا التعقيد، أصبحت المحاكاة متعددة الفيزياء والتصنيع الافتراضي أدوات أساسية لاستكشاف المسارات قبل إنتاج السيليكون فعلياً. وتقارن النماذج بين وضع nFET فوق pFET أو العكس، وبين التكديس المباشر والتصنيع التسلسلي، كما تقيس نوافذ العملية، واحتمالات العيوب، وتأثيرات الالتواء وتفاوت السماكات والحفر.
وتتيح التوائم الرقمية ومحاكاة عمليات المصانع تقليل عدد الرقائق المطلوبة في مراحل التطوير. كما يمكن إدخال التفاوت المتوقع في كل خطوة، مثل سماكة الترسيب أو عمق الحفر الانتقائي، ثم استخدام التعلم الآلي لرسم نطاقات العملية حول الحالة الاسمية. وهذا يسمح بتحديد الخيارات القابلة للتصنيع في وقت مبكر، بدلاً من اكتشاف مشكلة الالتواء أو تفاوت كثافة النحاس قبل مرحلة tape-out.
ما الذي يتغير عملياً؟
قد تخفض CFET ارتفاع الخلية القياسية من نحو 5T إلى 4T أو أقل، بحسب العملية، كما قد تدعم خلايا SRAM أكثر إحكاماً، مثل الانتقال من بنية 6T إلى 4F2. لكن تقليص المساحة سيأتي مقابل عبء أكبر في المحاذاة والعزل والتوصيل وإدارة التفاوت. وتوحي المقارنة بين مسارات الشركات بأن التفوق لن تحسمه بنية الترانزستور وحدها، بل قدرة كل مصنع على تحقيق تحكم ذري تقريباً في المواد والعمليات، مع الاستفادة من الطباعة عالية NA EUV والمحاكاة الافتراضية لتحسين المردود قبل الوصول إلى الإنتاج التجاري المتوقع حول 2031.