En el complejo mundo del diseño de chips, no basta con asegurarse de que los "bits" se transfieran correctamente de un punto a otro para garantizar la integridad del sistema. Vidya Chandran Darbari y Ashish Darbari, de Axiomise, presentan una visión analítica que propone adoptar la metodología científica utilizada en la biología molecular para desarrollar métodos más precisos en la verificación de sistemas de silicio (Silicon Systems Verification).
Contexto frente a la mera conectividad
La mayor brecha reside en la creencia de que la mera existencia de una conexión entre los componentes significa que el sistema funcionará según lo previsto. En biología, no basta con saber que existe una interacción entre dos proteínas; es necesario comprender la concentración, la ubicación, la unión y el tiempo. Del mismo modo, en la ingeniería de chips, un controlador (Controller) o un interconector (Interconnect) pueden funcionar correctamente bajo ciertas condiciones, pero el sistema puede colapsar cuando cambian las condiciones circundantes o el orden de los eventos.
El artículo subraya que los ingenieros necesitan hacer del contexto (Context) una parte explícita del proceso de verificación, mediante la definición de los estados adyacentes, los recursos disponibles y el orden de los eventos en los que depende cualquier garantía técnica.
El tiempo: cuando la interpretación falla a pesar de la integridad de los datos
El análisis señala un problema técnico crítico: los datos (bits) pueden llegar completamente intactos y sin daños; sin embargo, la interpretación del sistema puede ser errónea debido a un fallo en el tiempo. Por ejemplo, si un controlador combina datos de un sensor de cámara y un sensor de distancia, y existe una diferencia de tiempo no calculada entre ambas lecturas, el resultado final será una representación de un estado que nunca ocurrió en la realidad.
Por lo tanto, los requisitos de diseño deben incluir elementos como:
- asociación de marcas de tiempo (Timestamp association).
- frescura de los datos (Freshness).
- desviación permitida (Allowable skew).
Metodología de investigación y verificación formal (Formal Verification)
En lugar de simplemente intentar reproducir el error (Reproducing a trace), los autores proponen adoptar una metodología de "investigación experimental". En vez de buscar la causa del síntoma (Symptom), se deben plantear preguntas que distingan entre diferentes hipótesis, como: "¿Qué sucede si el reloj (Clock) sigue funcionando?" o "¿Continuará el fallo si cambia el servicio en la parte inferior?".
Aquí surge la importancia de un enfoque de verificación formal primero (Formal-first approach), no como un sustituto de la simulación, sino como un medio para transformar los mecanismos técnicos en obligaciones arquitectónicas (Architectural Obligations). Esto significa formular requisitos precisos que garanticen que no se pierdan los créditos (Credits), se mantenga el orden y se asegure la restauración del estado correcto tras un reinicio (Reset).
¿Qué cambia en la práctica?
Para los ingenieros de diseño y verificación, este cambio significa pasar del enfoque de "¿funciona el componente?" al de "¿bajo qué condiciones garantiza el componente la integridad del sistema en su conjunto?". Esto requiere:
- Vinculación entre capas: No limitarse a los datos RTL, sino vincularlos con la carga de trabajo (Workload) y la telemetría (Telemetry).
- Propiedad de sistemas cruzados: Cuando un fallo se interpone entre la gestión de energía y el control del flujo de datos, debe haber una responsabilidad compartida que garantice la ausencia de dependencias circulares (Circular dependencies).
- Verificación de suposiciones: No aceptar resultados de simulación exitosos sin comprobar si las suposiciones utilizadas han excluido casos críticos del entorno circundante.