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Los modelos de lenguaje grandes se acercan a convertir las especificaciones de diseño de chips en propiedades formales en lenguaje SystemVerilog Assertions, lo que podría reducir el tiempo de preparación de borradores de verificación. Sin embargo, la falta de especificaciones, la posibilidad de generar propiedades sintácticamente correctas pero lógicamente débiles y la elevada carga de revisión hacen que la supervisión humana siga siendo esencial, mientras que el rendimiento económico real aún no está resuelto.