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Les grands modèles de langage se rapprochent de la conversion des spécifications de conception des puces en propriétés formelles dans le langage SystemVerilog Assertions, ce qui pourrait réduire le temps nécessaire à la préparation des premières versions de vérification. Toutefois, le manque de spécifications, le risque de produire des propriétés syntaxiquement correctes mais logiquement faibles et la lourde charge de révision font de la supervision humaine une condition essentielle, tandis que le rendement économique réel reste indéterminé.