Следите за последними материалами, объяснениями и связанными технологическими историями.
Большие языковые модели приближаются к преобразованию спецификаций проектирования микросхем в формальные свойства на языке SystemVerilog Assertions, что может сократить время подготовки черновиков верификации. Однако отсутствие спецификаций, вероятность создания синтаксически корректных, но логически слабых свойств и высокий объём проверки делают человеческий контроль обязательным, тогда как фактическая экономическая отдача по-прежнему не определена.