imec تطور وحدات تصنيع أساسية لدفع ترانزستورات CFET إلى ما بعد عقدة A7

قدمت imec نتائج بحثية جديدة لمعالجة عقبتين أساسيتين أمام ترانزستورات CFET، وهي بنية تكدّس ترانزستورات nMOS وpMOS عمودياً بهدف تقليص ارتفاع الخلايا المنطقية القياسية. وتشمل النتائج وحدة اتصال من الجهة الخلفية حسّنت أداء ترانزستورات pFET السفلية، وتكاملاً جديداً لمكدس البوابة يتيح ضبط جهد العتبة المتعدد من دون استهلاك حيز إضافي كبير.

جاء العرض في الجزء الأول من مادة من جزأين نشرها موقع Semiconductor Engineering في 1 سبتمبر 2026، وشارك في إعدادها Cassie Sheng وHiroaki Arimura وNaoto Horiguchi. ويركز الجزء الأول على وحدات التكامل الخاصة بـCFET، بينما يتناول الجزء الثاني دراسات تحسين التصميم والتقنية المشتركة (DTCO) وتكوينات الخلايا القياسية.

لماذا يتجه المسار نحو CFET؟

تستخدم العقد المنطقية المتقدمة حالياً ترانزستورات بوابة شاملة حول القناة (GAA) المبنية على صفائح نانوية، بعدما حلّت تدريجياً محل FinFET عند عقد 3 نانومتر وما بعدها. ووفق خارطة الطريق التي تستند إليها imec، تستطيع صفائح GAA النانوية مواصلة التوسع حتى جيل A10، مع خلايا قياسية بارتفاع 5.5 مساراً.

لكن خيارات جيل A7 تصبح أكثر تنوعاً بسبب اختلاف متطلبات التطبيقات، ومنها أحمال الذكاء الاصطناعي. وقد تستمر صفائح GAA في التوسع، أو تُستخدم منظومة CMOS 2.0 التي تقسم النظام على الشريحة إلى طبقات وظيفية غير متجانسة، أو تنتقل الصناعة إلى CFET. ويتيح تكديس ترانزستورَي pMOS وnMOS فوق بعضهما خفض الخلايا القياسية إلى 3 مسارات، مع إمكانية تمديد مسار CMOS التقليدي حتى عقدة A3، بحسب المادة.

تعمل imec وشركاؤها على مسارين لتصنيع CFET: البنية الأحادية mCFET التي تُعالج البنية العمودية في تسلسل واحد، والبنية المتتابعة sCFET التي تُشكل الجهازين العلوي والسفلي بصورة مستقلة باستخدام أقنعة مخصصة. وتبسط sCFET بعض الخطوات، لكنها تتطلب تكرار خطوات حرجة وقلب الرقاقة مرتين، ما يصعّب محاذاة التوصيلات بين الجهتين. لذلك ترى imec أن mCFET قد يكون المسار الأسرع للتبني الصناعي، مع بقاء دقة المحاذاة عاملاً حاسماً في sCFET.

اتصال خلفي يحسن أداء pFET السفلي

يوفر توصيل مناطق المصدر والمصرف للأجهزة السفلية من ظهر الرقاقة مزايا مقارنة بالتوصيل من الواجهة الأمامية، بينها خفض مقاومة الاتصال وتوسيع نافذة معالجة الجهاز العلوي وتقليل ارتفاع الخلية والازدحام في طبقات التوصيل الأمامية. غير أن هذا الأسلوب يتطلب ربط الرقائق وترقيق الركيزة من الخلف ووحدة عزل عازلة للجهة الخلفية (BDI).

في النهج التقليدي، تُشكل BDI من الخلف قرب نهاية تدفق التصنيع. وقد يؤدي ذلك إلى تفاوت كبير في حجم بنية المصدر/المصرف السفلية من SiGe:B، لأن نموها يتأثر بقناة Si السفلية والركيزة أسفلها. كما يشغل هذا الهيكل مساحة تقلل الحيز المتاح لمعدن الاتصال وترفع مقاومة الوصول، مع عوامل إضافية قد تخفض مردود الاتصالات الخلفية.

في مؤتمر VLSI 2026، عرضت imec نهجاً يضيف بنية BDI أمامية تحت المصدر/المصرف، مع إبقاء بنية BDI خلفية لاحقة. وتُشكل العازلة الأمامية مبكراً بإضافة طبقة SiGe غنية بالجرمانيوم إلى مكدس Si/SiGe، ثم استبدالها بعازل أثناء تشكيل العزل العازل الأوسط (MDI). ونتيجة لذلك لم تعد طبقة SiGe:B السفلية تنمو اعتماداً على الركيزة، ما يحسن انتظام حجمها ومقاومة اتصالها.

على مركبة اختبار mCFET، رفعت الوحدة الجديدة تيار القيادة للأجهزة السفلية pFET خمسة أضعاف مقارنة بالنهج التقليدي، وخفضت مقاومة الوصول من 1753 إلى 378 Ω·µm. كما ارتفعت نسبة بقاء الأجهزة السفلية من 45% إلى 85%. وتقول المادة إن تدفق العملية يُعتقد أنه قابل للتطبيق أيضاً على sCFET، لكن العرض العملي المذكور أُجري على mCFET.

ضبط جهد العتبة بميزانية حرارية أقل

تحتاج دوائر مختلفة داخل الشريحة إلى قيم مختلفة من جهد العتبة (V_t) للموازنة بين الأداء واستهلاك الطاقة. ويُعد تغيير سماكة وتركيب معادن البوابة نهجاً مباشراً، لكنه يستهلك حيزاً محدوداً أصلاً بين الصفائح النانوية. لذلك تستخدم تقنيات الضبط القائمة على ثنائيات القطب، عبر إدخال مادة مثل اللانثانوم بين طبقتي SiO₂ وHfO₂، لتغيير جهد العتبة من خلال اختلاف تركيز المادة.

يتطلب نهج dipole-last عادةً معالجة حرارية مرتفعة لدفع المادة عبر طبقة العازل عالي السماحية، وهو ما لا ينسجم بسهولة مع عمليات بوابة المعدن البديلة منخفضة الحرارة في CFET. أما dipole-first فيضع المادة مباشرة فوق SiO₂ ويتجنب المعالجة الحرارية المرتفعة، لكنه قد يسبب ضرراً للطبقة العازلة عند تشكيل النمط.

تقترح imec نهجاً وسطياً يسمى dipole-middle. ففيه تُرسب مادة التحويل فوق طبقة رقيقة أولى من HfO₂، ثم تُثبت بمعالجة حرارية معتدلة تكفي للانتشار عبر الطبقة الرقيقة. وتحمي هذه الطبقة SiO₂ أثناء تشكيل النمط، قبل إزالة المادة غير المتفاعلة وترسيب طبقة HfO₂ ثانية وإجراء معالجة لاحقة. ويُبقي النهج الميزانية الحرارية الكلية أقل من dipole-last، خصوصاً عند دمج مواد تحويل متعددة.

أُثبت النهج على مركبة اختبار قائمة على CFET، لكن التقييم الكهربائي اقتصر على إتاحة الأجهزة العلوية nFET من الناحية الكهربائية. وأظهرت البيانات خفضاً صغيراً ومتسقاً في V_t بلغ نحو 30 ميليفولت مقارنة بمرجع أزيلت فيه طبقة La-oxide قبل خطوة التثبيت.

ما الذي تثبته النتائج فعلياً؟

توضح النتائج أن تطوير CFET لا يعتمد على شكل الترانزستور وحده، بل على سلسلة وحدات دقيقة تشمل الاتصالات الخلفية والعزل ومكدس البوابة، إضافة إلى دراسات DTCO التي تربط هذه الوحدات بأداء الخلايا والدوائر. التحسن في pFET السفلي يقدم مؤشرات مباشرة على تقليل المقاومة ورفع المردود، بينما يطرح dipole-middle طريقة لضبط V_t مع توافق حراري أفضل.

مع ذلك، تبقى النتائج في نطاق مركبات اختبارية، كما أن عرض ضبط V_t لم يقيّم كهربائياً جميع الأجهزة في البنية. كذلك لا تزال sCFET تواجه تحديات قلب الرقاقة والمحاذاة، في حين أن الجزء التالي من العمل هو الذي سيبحث قابلية التوسع للخلايا القياسية وذاكرة SRAM. وقد نُفذت النتائج ضمن خط NanoIC التجريبي الأوروبي الذي يستهدف أنظمة على شرائح تتجاوز 2 نانومتر، ما يجعلها خطوة في مسار التطوير لا إعلاناً عن جاهزية إنتاج تجاري.