El aumento de las capacidades de inteligencia artificial en los centros de datos ya no depende únicamente del número de procesadores y aceleradores, sino de cómo se distribuyen estos recursos y se conectan con el resto de los componentes del sistema. El artículo plantea una visión híbrida que combina mantener algunos recursos cerca del procesador, ampliar otros a través de varios servidores y compartir recursos de alto coste, como las unidades de procesamiento gráfico y el almacenamiento NVMe, mediante una infraestructura común.
PCI Express, o PCIe, desempeña un papel fundamental en esta visión porque proporciona un amplio ecosistema de hardware y software para conectar procesadores, unidades de procesamiento gráfico, aceleradores, unidades SmartNIC o DPU y dispositivos de almacenamiento. Sin embargo, el aumento de las velocidades de transmisión y del número de dispositivos conectados plantea desafíos que van más allá de proporcionar puertos adicionales; aquí aparecen las funciones complementarias de los conmutadores PCIe y los repetidores de reloj.
Tres modelos para distribuir los recursos
El modelo de escalado dentro del sistema, o Scale-up, ofrece el mayor grado de proximidad entre el procesador y los aceleradores, por lo que resulta adecuado para cargas de trabajo de inteligencia artificial sensibles a la latencia. Sin embargo, este modelo se enfrenta a los límites del número de líneas del procesador, el espacio del chasis, las necesidades de energía y refrigeración y el número de dispositivos que el servidor puede alojar.
Por su parte, el escalado entre servidores, o Scale-out, distribuye el rendimiento entre varios nodos mediante Ethernet o InfiniBand. Esto permite hacer crecer los clústeres, pero añade latencia y requiere software capaz de coordinar los datos y las cargas de trabajo entre los nodos.
En cambio, la infraestructura desagregada separa determinados recursos, como las unidades de procesamiento gráfico, el almacenamiento o las unidades SmartNIC y DPU, de la propiedad de un único servidor, para ponerlos a disposición a través de una estructura común. Esto puede mejorar el aprovechamiento de los recursos y ampliar de forma independiente la capacidad de cómputo y los puntos finales, pero añade cuestiones relacionadas con la contención de recursos, el aislamiento, la gestión y la latencia.
Por ello, el artículo no presenta ninguno de estos modelos como sustituto universal de los demás. La decisión práctica consiste en determinar qué recursos deben permanecer locales, cuáles conviene distribuir entre los servidores y cuáles justifican, por su coste, ser compartidos entre varios sistemas.
¿Qué aporta PCIe 7.0?
PCIe 7.0 duplica la velocidad de transmisión bruta por línea en comparación con PCIe 6.x, hasta alcanzar 128 GT/s, y ofrece hasta 512 gigabytes por segundo de ancho de banda bidireccional al utilizar una configuración x16. Este aumento proporciona más margen para admitir un número creciente de aceleradores y plataformas con un tráfico de datos intenso, manteniendo la compatibilidad hacia atrás con el ecosistema PCIe más amplio.
Sin embargo, una mayor velocidad por sí sola no basta para construir un sistema escalable. El aumento de la tasa de señalización hace más difícil gestionar la pérdida del canal, las reflexiones, la diafonía, el ruido y el jitter. Además, PCIe 5.0 y PCIe 6.x siguen siendo componentes importantes de las infraestructuras actuales, por lo que la compatibilidad entre generaciones constituye un factor práctico al diseñar los sistemas.
El conmutador PCIe para la expansión y la gestión del tráfico
El conmutador PCIe recibe las transacciones, determina su destino y las reenvía entre los puertos ascendentes y descendentes. De este modo, puede aumentar el número de puntos de conexión, admitir infraestructuras más flexibles y proporcionar rutas de comunicación directa entre los dispositivos conectados.
Sin embargo, el número de puertos y la velocidad máxima no determinan por sí solos el rendimiento real. Cuando las unidades de procesamiento gráfico, el almacenamiento y el tráfico de control compiten por el mismo ancho de banda, los mecanismos de arbitraje, las memorias intermedias, la gestión de créditos, las políticas de sobresuscripción y la prevención del bloqueo de cabecera de línea se convierten en factores que influyen en el rendimiento utilizable. Además, cada salto adicional a través del conmutador puede aumentar la latencia y crear un nuevo punto de contención.
La configurabilidad adquiere especial importancia para los equipos de diseño de chips, ya que permite admitir distintas configuraciones de puertos, opciones para los puertos ascendentes, diferentes cantidades de puntos finales y diversos patrones de tráfico dentro de una única arquitectura de conmutador.
Repetidores de reloj para abordar la distancia y la calidad de la señal
Cuando los recursos se alejan del procesador, a través de trazas más largas en la placa, conectores, cables o chasis de expansión, el canal eléctrico se vuelve más difícil de gestionar. Un repetidor de reloj recupera el reloj y los datos, termina un segmento eléctrico y después vuelve a transmitir una señal limpia al segmento siguiente.
Estos componentes ofrecen a los diseñadores mayor flexibilidad para distribuir los dispositivos, pero no hacen que la distancia sea ilimitada. Cada segmento al que se aplica recuperación de reloj requiere diseño y pruebas, teniendo en cuenta la latencia, el consumo energético, el calor, la ecualización, el diagnóstico y la compatibilidad entre procesadores, puntos finales, interfaces PHY, conectores, cables y firmware.
¿Qué debe medirse antes de elegir la solución?
El artículo recomienda comenzar la evaluación con una carga de trabajo y una topología que representen el uso real, no con una lista de especificaciones generales. Los equipos deben determinar el ancho de banda y la latencia necesarios, el número de conexiones entrantes y salientes, el nivel de sobresuscripción, la combinación de tráfico, la pérdida del canal, el consumo energético, la capacidad de gestión y los objetivos de interoperabilidad.
Desde esta perspectiva, los conmutadores PCIe proporcionan escalabilidad y enrutamiento del tráfico, mientras que los repetidores de reloj amplían la distancia utilizable y mantienen la integridad de la señal. El artículo menciona las soluciones de Rambus para conmutadores PCIe y controladores de repetidores de reloj como bloques de diseño para implementaciones en ASIC y FPGA, pero el valor práctico no se mide tanto por el nombre del componente como por su adecuación a la carga de trabajo, la topología y las limitaciones eléctricas del sistema.
Lectura editorial: el cambio real no consiste aquí en el lanzamiento de un estándar o producto nuevo, sino en que la decisión sobre el diseño de la infraestructura de inteligencia artificial pasa de preguntarse por la velocidad máxima a equilibrar la proximidad, la escalabilidad, el aprovechamiento de los recursos y la calidad de la señal. Las limitaciones fundamentales siguen siendo claras: cuanto mayor es el número de saltos y componentes compartidos, mayores son las complejidades de gestión y contención y la latencia; además, dado que el artículo es una publicación patrocinada por Rambus, presenta el marco desde una perspectiva de marketing y no ofrece resultados de mediciones independientes ni una comparación entre proveedores.