Le défi de l'écart entre les spécifications et l'automatisation
L'industrie des semi-conducteurs est confrontée à un défi fondamental lors de la tentative d'intégration de l'intelligence artificielle dans les flux de conception actuels. Le problème principal ne réside pas dans la capacité des grands modèles de langage (LLM) à écrire du code, mais dans la qualité des « spécifications » (Specifications) sur lesquelles ce code est construit. Alors que l'IA peut générer des assertions en langage SystemVerilog (SVA) en quelques secondes, ces résultats dépendent entièrement de la précision des entrées, qui sont souvent incomplètes ou ambiguës dans l'industrie actuelle.
Les experts indiquent que le véritable objectif de l'IA ne devrait pas être simplement de générer des propriétés (Properties) à partir de spécifications écrites en langage naturel, mais d'aider à formuler des spécifications techniques meilleures et plus précises. Les spécifications rédigées en prose ne peuvent pas être traitées directement par les outils de vérification formelle (Formal Tools) car elles manquent de la précision mathématique requise par ces outils.
Qu'est-ce qui change concrètement dans le rôle de l'ingénieur ?
Il est erroné de croire que l'automatisation de la génération de propriétés éliminera le besoin d'ingénieurs de vérification spécialisés. Au contraire, cette transition élève le niveau des exigences de compétences. Au lieu de passer du temps à écrire des assertions manuellement, le rôle de l'ingénieur passera à la phase de « révision et validation des résultats de l'IA ».
- Vérification de la logique : L'ingénieur doit s'assurer que l'assertion générée couvre les exigences réelles et n'est pas seulement une syntaxe de programmation correcte.
- Gestion de la complexité : Avec l'augmentation de la complexité des systèmes sur puce (SoC), la capacité à interpréter les résultats des outils de vérification formelle devient vitale.
- Lutte contre l'ambiguïté : L'IA peut ne pas avoir la capacité d'identifier les contradictions dans les spécifications, ce qui place la charge de la détection de ces lacunes sur l'ingénieur humain.
Risques techniques : le piège des « assertions vacues »
L'un des défis les plus dangereux de l'utilisation de l'IA dans ce domaine est ce que l'on appelle les « assertions vacues » (Vacuous Assertions). Il s'agit d'assertions qui semblent syntaxiquement correctes et passent les tests des outils de vérification, mais qui, en réalité, ne vérifient aucun comportement réel dans la conception, car leurs conditions sont toujours satisfaites automatiquement, indépendamment des performances de la puce.
Ce type d'erreur peut conduire à une fausse confiance dans la sécurité de la conception, entraînant des coûts exorbitants lors de la découverte de défauts à des stades tardifs, que ce soit en termes de temps consommé par les outils de vérification ou de temps passé par les ingénieurs pour le débogage (Debugging).
Vers une méthodologie plus fiable
Pour passer de la phase expérimentale à une application industrielle stable, les experts suggèrent plusieurs pistes :
- Utilisation de la technique RAG : Renforcer les modèles d'IA avec la technique de « génération augmentée par la récupération » (Retrieval-Augmented Generation) pour les lier à des bases de connaissances spécialisées comprenant des règles de conception et des modèles éprouvés, plutôt que de s'appuyer uniquement sur ce que le modèle a appris pendant l'entraînement.
- Conception basée sur des spécifications formelles : S'orienter vers la rédaction de spécifications qui soient « lisibles par machine » (Machine-readable) dès le départ, réduisant ainsi l'écart entre le texte humain et la logique mathématique.
- Approche progressive : Commencer par appliquer l'automatisation à des blocs (Blocks) de conception de petite taille, limités et bien compris, et comparer les résultats de l'IA avec les résultats écrits manuellement par les ingénieurs avant de s'étendre à la conception complète.