仕様と自動化の間のギャップという課題
半導体業界は、現在の設計フローにAIを統合しようとする際、根本的な課題に直面している。主な問題は、大規模言語モデル（LLMs）のコード記述能力にあるのではなく、そのコードの基盤となる「仕様」（Specifications）の品質にある。AIはSystemVerilog言語のアサーション（SVA）をわずか数秒で生成できるが、これらの結果は入力の正確さに完全に依存しており、現在の業界では入力が不完全であったり曖昧であったりすることが多い。
専門家は、AIの真の目的は、自然言語で書かれた仕様から単にプロパティ（Properties）を生成することではなく、より良く、より正確な技術仕様の策定を支援することであるべきだと指摘している。散文で書かれた仕様は、形式検証ツール（Formal Tools）が必要とする数学的な厳密さに欠けているため、これらのツールで直接扱うことはできない。
エンジニアの役割はどう実務的に変化するのか？
プロパティ生成の自動化が、専門の検証エンジニアの必要性をなくすと考えるのは間違いである。それどころか、この変化は求められるスキルレベルを引き上げる。エンジニアの役割は、アサーションを手動で記述することに時間を費やす代わりに、「AIの出力のレビューと妥当性確認」の段階へと移行する。
- 論理の検証：エンジニアは、生成されたアサーションが単にプログラミングとして正しいだけでなく、実際の要件をカバーしていることを確認しなければならない。
- 複雑性の管理：システムオンチップ（SoC）の複雑さが増すにつれ、形式検証ツールの結果を解釈する能力が極めて重要になる。
- 曖昧さへの対処：AIは仕様内の矛盾を特定する能力を持っていない可能性があり、これらの欠陥を発見する負担は人間のエンジニアに課せられる。
技術的リスク：「空のアサーション」の罠
この分野におけるAI利用の最も深刻な課題の一つは、「空のアサーション」（Vacuous Assertions）として知られるものである。これは、プログラミングとしては正しく見え、検証ツールのテストを通過するが、実際には設計のいかなる実際の動作も検証していないアサーションである。なぜなら、チップの動作に関わらず、その条件が常に自動的に満たされてしまうからである。
この種のエラーは、設計の安全性に対する誤った信頼につながる可能性があり、検証ツールの実行時間やエンジニアのデバッグ（Debugging）時間の両面において、欠陥が後期段階で発見された場合に多大なコストを引き起こす。
より信頼性の高い手法に向けて
実験段階から安定した産業応用へと移行するために、専門家はいくつかの経路を提案している：
- RAG技術の使用：モデルがトレーニング中に学習した内容だけに頼るのではなく、「検索拡張生成」（Retrieval-Augmented Generation）技術を用いてAIモデルを強化し、設計ルールや実証済みのパターンを含む専門的な知識ベースに接続する。
- 形式仕様に基づく設計：最初から「マシンリーダブル」（Machine-readable）な仕様を書く方向へと進み、人間のテキストと数学的論理の間のギャップを縮小させる。
- 段階的なアプローチ：まずは、小さく限定的で十分に理解されている設計ブロック（Blocks）に対して自動化を適用し、設計全体へと拡大する前に、AIの出力をエンジニアが手動で記述した結果と比較する。