SystemVerilog Assertions

仕様から形式的プロパティへ：AIはチップ設計の検証を高速化するが、エンジニアを不要にはしない

大規模言語モデルは、チップ設計仕様をSystemVerilog Assertionsによる形式的プロパティへ変換し、検証用ドラフトの準備時間を短縮する段階に近づいている。しかし、仕様の不足、構文的には正しくても論理的には弱いプロパティを生成する可能性、レビュー負担の増大により、人間による監督は不可欠である。一方、実際の経済的効果はなお確定していない。