Acompanhe as últimas notícias, explicações e histórias tecnológicas relacionadas.
Os grandes modelos de linguagem estão próximos de converter especificações de projeto de chips em propriedades formais na linguagem SystemVerilog Assertions, o que pode reduzir o tempo de preparação de rascunhos de verificação. No entanto, a falta de especificações, a possibilidade de gerar propriedades sintaticamente corretas, mas logicamente fracas, e o elevado esforço de revisão tornam a supervisão humana essencial, enquanto o retorno econômico efetivo continua indefinido.