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大型语言模型正逐步将芯片设计规格转换为 SystemVerilog Assertions 形式的属性，这可能缩短验证草稿的准备时间。但规格不完整、可能生成语法正确却逻辑薄弱的属性，以及高昂的审查负担，使人工监督成为基本前提；与此同时，实际经济回报仍未确定。