SystemVerilog Assertions

Von der Spezifikation zu formalen Eigenschaften: Künstliche Intelligenz beschleunigt die Verifizierung von Chipdesigns, ersetzt den Ingenieur aber nicht

Large Language Models nähern sich der Umwandlung von Chipdesign-Spezifikationen in formale Eigenschaften in der Sprache SystemVerilog Assertions, was die Zeit für die Erstellung von Verifizierungsentwürfen verkürzen könnte. Doch unvollständige Spezifikationen, das Risiko syntaktisch korrekter, logisch schwacher Eigenschaften und der hohe Prüfaufwand machen menschliche Aufsicht zu einer grundlegenden Voraussetzung, während der tatsächliche wirtschaftliche Nutzen weiterhin ungeklärt ist.