نشر باحثون من Georgia Institute of Technology وSynopsys ورقة تقنية تقترح خلية SRAM سداسية الترانزستورات (6T) بتصميم ثلاثي الأبعاد أحادي الكتلة (Monolithic 3D أو M3D) مخصصاً لعقدة 2 نانومتر. ويجمع التصميم بين بوابات تمرير مصنوعة من أكسيد الإنديوم والغاليوم (IGO) ضمن طبقات التوصيل الخلفية، ودارة تثبيت مبنية بالكامل من صفائح سيليكون نانوية، إضافة إلى قضبان طاقة مدفونة وتوصيلات من الروثينيوم (Ru).
بحسب الملخص المنشور للورقة، حققت الخلية المقترحة خفضاً في البصمة المساحية بنسبة 25% مقارنة بخط أساس سيليكوني عالي الأداء. كما أبلغ الباحثون عن تقليل زمن الكتابة بنسبة 42.2% عند تقييم التصميم على مستوى المصفوفة الفرعية، وليس على مستوى خلية منفردة فقط.
كيف بُني الاقتراح؟
يعتمد مفهوم M3D على توزيع عناصر الدارة في مستويات متراكبة رأسياً بدلاً من وضعها جميعاً على المستوى نفسه. وفي هذا العمل، تُستخدم بوابات التمرير المصنوعة من IGO في طبقات التوصيل الخلفية، بينما تبقى دارة المزلاج القائمة على صفائح السيليكون النانوية في بنية مختلفة من الخلية. ويشير عنوان الورقة إلى أن التصميم يأخذ في الحسبان خصائص العملية التصنيعية، وهي نقطة مهمة عند تقييم الدارات في عقد متقدمة مثل 2 نانومتر.
كما يتضمن الاقتراح قضبان طاقة مدفونة وتوصيلات من الروثينيوم. وتظهر هذه العناصر في المادة بوصفها أجزاء من البنية المقترحة إلى جانب تحليل أداء الخلية، لكن النص المتاح لا يثبت تصنيع شريحة تجريبية أو إنتاج التصميم تجارياً.
لماذا يهم هذا الخبر؟
تُعد SRAM جزءاً أساسياً من كثير من المعالجات، ولذلك فإن تقليص مساحة الخلية يمكن أن يرفع كثافة الذاكرة المدمجة داخل الشريحة. أما خفض زمن الكتابة المبلغ عنه، فيشير إلى فائدة محتملة في أداء عمليات التخزين، خصوصاً على مستوى المصفوفات الفرعية التي تضم عدداً من الخلايا وتفرض تحديات توصيل وتحكم مختلفة عن الخلية المنفردة.
القراءة التحريرية من certi.news هي أن أهمية العمل لا تكمن في إطلاق منتج، بل في اختبار مسار تصميمي يجمع بين التكديس ثلاثي الأبعاد ومواد أكسيدية في طبقات التوصيل الخلفية ضمن هدف 2 نانومتر. ومع ذلك، تبقى الأرقام الواردة نتائج بحثية مرتبطة بالتصميم والتقييم المقدمين في الورقة. ولا توضح المادة المتاحة تفاصيل كافية عن منهج القياس الكامل، أو العائد التصنيعي، أو موثوقية الخلية، أو مدى توافقها مع خطوط إنتاج فعلية؛ لذلك لا يمكن اعتبارها دليلاً على جاهزية تجارية.
الورقة ومؤلفوها
تحمل الورقة عنوان A Process-Aware Hybrid Si/IGO Monolithic-3D 6T SRAM with BEOL Pass-Gates for the 2nm Node، ونُشرت على arXiv في أغسطس 2026. ويضم مؤلفوها Po-Chuan Wang وDongwon Jang وEknath Sarkar وAlexei Svizhenko وMd. Nahid Haque Shazon وPiyush Kumar وSuman Datta وAzad Naeemi.
كيف أعددنا هذا الخبر؟
اعتمد الخبر على المصدر الأصلي الموضح أعلاه. قد نستخدم أدوات آلية للمساعدة في الاستخراج والتصنيف والصياغة،
لكن النشر يخضع لقواعد تمنع المحتوى المكرر والقصير أو الروتيني منخفض القيمة.
اقرأ سياستنا التحريرية.