Los procesos de verificación del funcionamiento de los chips electrónicos en ensamblajes de sistemas de múltiples matrices (Multi-die assemblies) experimentan complejidades crecientes que han forzado una transformación radical en los entornos de desarrollo e ingeniería. Con la tendencia de la industria de los semiconductores hacia una dependencia intensiva de los chiplets, los medios de simulación tradicionales ya no son suficientes por sí solos para garantizar que el sistema funcione completamente según lo previsto, lo que ha llevado a los equipos de diseño a combinar la simulación, la emulación y la creación de prototipos utilizando matrices de puertas programables en campo (FPGA Prototyping).
Desafíos de la complejidad en la arquitectura de chiplets
Purna Mohanty, director ejecutivo de SignatureIP, explicó que el cambio hacia arquitecturas de múltiples matrices impone restricciones de ingeniería sin precedentes en los entornos de verificación. Estos desafíos incluyen el manejo de recursos de memoria compartidos entre múltiples matrices y la gestión del control de versiones a través de múltiples protocolos y formatos de interfaces de entrada/salida (I/O) como PCI Express (PCIe) y CXL.
Las brechas técnicas más destacadas que enfrentan los ingenieros en este campo incluyen:
- Gestión de memoria compartida: Garantizar la coherencia de los datos y evitar cuellos de botella en el rendimiento cuando múltiples matrices acceden a los mismos recursos de memoria.
- Múltiples protocolos de entrada/salida: La dificultad de controlar la compatibilidad de las diferentes versiones de interfaces rápidas a través de las partes del sistema.
- Disparidad de velocidades de ejecución: La diferencia estructural entre la velocidad de funcionamiento de las herramientas de aceleración de hardware y la velocidad del diseño real del chip.
¿Qué está cambiando prácticamente en el proceso de verificación de hardware?
Los desarrollos recientes en el ensamblaje de chips han hecho que no sea suficiente con la simulación por software, ya que la verificación moderna requiere la creación de entornos de prueba híbridos que integren herramientas que operan a diferentes velocidades temporales. Cuando las herramientas de aceleración de hardware y las velocidades de creación de prototipos operan a tasas diferentes a la frecuencia real del diseño final, surgen desafíos complejos en la sincronización y la prueba de escenarios de rendimiento reales, lo que hace que la conexión directa y la creación de prototipos de tipo conectar y usar (Plug-and-play prototyping) sean un paso crucial para reducir el tiempo de comercialización y garantizar la fiabilidad del sistema.