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Investigadores del Georgia Institute of Technology y Synopsys proponen una celda SRAM de seis transistores con un diseño tridimensional monolítico para el nodo de 2 nanómetros, utilizando puertas de paso de óxido de indio y galio en las capas de interconexión posteriores. El estudio señala una reducción del área del 25 % y una disminución del tiempo de escritura del 42,2 % a nivel de submatriz frente a una línea base de silicio de alto rendimiento.