Investigadores del Georgia Institute of Technology y Synopsys publicaron un artículo técnico que propone una celda SRAM de seis transistores (6T) con un diseño tridimensional monolítico (Monolithic 3D o M3D) destinado al nodo de 2 nanómetros. El diseño combina puertas de paso fabricadas con óxido de indio y galio (IGO) en las capas de interconexión posteriores, un circuito de enclavamiento construido íntegramente con nanoláminas de silicio, además de líneas de alimentación enterradas e interconexiones de rutenio (Ru).
Según el resumen publicado del artículo, la celda propuesta logró una reducción de la huella de área del 25 % frente a una línea base de silicio de alto rendimiento. Los investigadores también informaron de una reducción del tiempo de escritura del 42,2 % al evaluar el diseño a nivel de submatriz, y no únicamente a nivel de una celda individual.
¿Cómo se construyó la propuesta?
El concepto M3D se basa en distribuir los elementos del circuito en niveles apilados verticalmente, en lugar de colocarlos todos en el mismo plano. En este trabajo, se utilizan puertas de paso fabricadas con IGO en las capas de interconexión posteriores, mientras que el circuito de enclavamiento basado en nanoláminas de silicio permanece en una estructura diferente de la celda. El título del artículo indica que el diseño tiene en cuenta las características del proceso de fabricación, un aspecto importante al evaluar circuitos en nodos avanzados como el de 2 nanómetros.
La propuesta también incluye líneas de alimentación enterradas e interconexiones de rutenio. Estos elementos aparecen en el material como partes de la estructura propuesta, junto con un análisis del rendimiento de la celda, pero el texto disponible no demuestra la fabricación de un chip experimental ni la producción comercial del diseño.
¿Por qué es importante esta noticia?
La SRAM es un componente fundamental de muchos procesadores, por lo que reducir el área de la celda puede aumentar la densidad de la memoria integrada en el chip. Por su parte, la reducción del tiempo de escritura comunicada indica un posible beneficio en el rendimiento de las operaciones de almacenamiento, especialmente a nivel de submatrices, que contienen varias celdas y plantean desafíos de interconexión y control diferentes de los de una celda individual.
La lectura editorial de certi.news es que la importancia del trabajo no reside en el lanzamiento de un producto, sino en probar una ruta de diseño que combina el apilamiento tridimensional y materiales de óxido en las capas de interconexión posteriores dentro de un objetivo de 2 nanómetros. Sin embargo, las cifras presentadas siguen siendo resultados de investigación vinculados al diseño y la evaluación descritos en el artículo. El material disponible no aclara suficientes detalles sobre la metodología completa de medición, el rendimiento de fabricación, la fiabilidad de la celda ni su grado de compatibilidad con líneas de producción reales; por ello, no puede considerarse una prueba de preparación comercial.
El artículo y sus autores
El artículo lleva por título A Process-Aware Hybrid Si/IGO Monolithic-3D 6T SRAM with BEOL Pass-Gates for the 2nm Node y fue publicado en arXiv en agosto de 2026. Sus autores son Po-Chuan Wang, Dongwon Jang, Eknath Sarkar, Alexei Svizhenko, Md. Nahid Haque Shazon, Piyush Kumar, Suman Datta y Azad Naeemi.