随着人工智能芯片内部共享数据的组件数量不断增加，数据管理已不再是纯粹的软件职责。当数据加速单元向内存写入数据、随后由中央处理器读取，或组件之间交换共享控制信息时，软件必须知道哪个数据副本是最新的。文章指出，借助内存一致性，将更多这项任务转移给硬件，可以降低软件复杂性、协调错误以及系统开发难度。
本文以 Semiconductor Engineering 赞助博客的形式发布，作者为 Arteris 产品管理与营销总监 Ashley Stevens，负责一致性互连和芯粒间通信。因此，文章提供了有价值的技术解释，但也包含对 Arteris 产品能力的介绍，在评估其观点时应予以考虑。
从独立副本到共享内存
在较早的系统中，可以让处理器与加速器相对独立。处理器通过 PCIe 与加速器通信，将数据复制到加速器内存中，然后发送消息并等待结果。当各单元更加独立地运行时，这种模式是可行的；但随着共享数据规模和处理阶段数量增加，它会变得更加复杂。
在边缘人工智能系统中，这一问题更加明显。系统可能将通用处理器和人工智能加速器集成在同一个 SoC 中，或在采用多芯粒设计的系统中将二者连接起来。在这种情况下，数据会经过多个阶段后才能到达应用，而协调与控制信息需要以正确的版本提供给相关组件。
内存一致性是一种芯片级技术，用于维护共享数据的统一视图，无论这些数据存在于主内存还是缓存中。通过一致性互连系统和内存系统，而不是完全由软件跟踪修改并确保副本得到更新，可以承担这项任务的一部分。
实际发生了什么变化？
其核心结果并不是消除所有复制操作，也不是让所有通信都保持一致，而是减少协调异构单元工作所需的软件逻辑。当硬件管理共享数据状态时，软件可以更多地专注于应用逻辑和工作调度，而不是跟踪每个组件读取的是旧版本还是更新版本。
这种转变可能使软件更加简单、易于开发，也可能减少运行期间难以发现的错误。文章将这种方法与软件开发速度和可靠性联系起来，但没有提供衡量性能或开发时间改善幅度的数字。因此，仅凭文章内容无法确认其量化收益。
在需要的地方使用一致性
文章并不认为对每一次数据移动都应用一致性是最佳设计。高带宽数据流并不总是需要内存一致性，而在处理单元之间协调系统运行的信息则需要这种机制。因此，按照文章的观点，大多数人工智能芯片都会结合使用一致性互连网络和非一致性互连网络。
当多个处理单元共享相同的数据或状态时，会使用一致性网络；而不需要共享视图的数据，则可以通过非一致性网络传输。这种划分使设计人员能够根据带宽、延迟和功耗要求优化其余通信，而不必让每条路径都承担一致性成本。
多芯粒设计的重要性
这一理念也延伸至多芯粒系统，其中较大的芯片被划分为多个相互交换信息的芯粒。文章称，保持这些芯粒之间的一致性，有助于扩展异构系统，而无需将共享数据的协调责任完全重新交给软件。
在这一背景下，Arteris 提到了其产品组合中的三个组件：用于非一致性通信的 FlexNoC；用于自动化设计先进芯片和多芯粒系统中的高性能 NoC 网络的 FlexGen；以及用于提供一致性互连结构的 Ncore。这些提及说明了该技术在公司产品中的定位，但并不代表新的产品发布，也不是对市场解决方案的独立比较。
为什么这条消息重要？
这一观点在架构层面的主要价值在于，为简化软件而增加专用晶体管不再必然被视为浪费。随着人工智能系统转向结合通用处理器、加速器和多芯粒的设计，如何在硬件与软件之间分配职责，会成为影响可扩展性和开发便利性的决策。
但实际问题仍在于，应为一致性分配多少额外硬件，以及应在哪里停止，以避免在面积、功耗、设计和验证方面产生不必要的成本。文章提出了区分共享数据与非共享数据的原则，但没有确定用于作出这一决策的量化标准，也没有展示测试结果或经过验证的使用案例，来比较一致性方案与更多依赖软件管理的方案。