来自波鸿鲁尔大学、马克斯·普朗克安全与隐私研究所以及佐治亚理工学院的一个联合研究团队发表了一篇题为“硬件中的随机缓存：挑战与权衡”的技术论文，对在硬件中实现该技术所面临的实际挑战进行了深入分析。
什么是随机缓存？
缓存（Cache）是处理器中的关键组成部分，但它容易受到利用内存访问模式的侧信道攻击（Side-channel attacks）。“随机缓存”技术旨在通过对内存地址与缓存内实际存储位置之间的映射过程进行混淆（Obfuscation），从而保护数据，使攻击者难以推断出访问模式。
实际发生了哪些变化？
尽管此前已有该技术的架构提案，但在硬件层面的实际实现仍未得到充分探索。研究人员实现了四种突出的设计：CEASER-S、ScatterCache、SassCache 和 MIRAGE，并将它们作为末级缓存（LLC）集成到基于 RISC-V 架构的多核片上系统（SoC）中。
该团队使用 FPGA 平台进行了全面评估，并运行了诸如 SPEC CPU 2017 和 GAPBS 等标准工作负载。这项研究是首次在集成硬件平台上对这些设计进行实际比较，研究人员确定了共同的实现挑战以及每个设计特有的挑战，并提出了实际的解决方案。
为什么这条新闻很重要？
这些结果对于处理器设计人员和安全工程师至关重要，因为它们表明安全防护并非没有代价。该研究提供了关于增强安全性与处理器整体性能之间“权衡”（Trade-offs）的清晰见解，有助于在构建抵御高级攻击的安全系统时做出更平衡的设计决策。
该论文为深入理解在尝试将复杂的安全特性集成到处理器基础架构中时所面临的工程限制开辟了道路，有助于开发更安全的下一代电子芯片。