Chips und Halbleiter

Innovation bei der vertikalen DRAM-Stapelung erweitert thermische Designgrenzen für Grafikprozessoren

Neue Forschungsergebnisse des Zentrums imec enthüllen eine 3D-Speicherarchitektur, die auf der vertikalen Stapelung von DRAM-Chips über Grafikprozessoren mit integrierten Kühlkanälen basiert, als fortschrittliche technische Alternative zu herkömmlichen HBM-Technologien.

2026-10-26
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certi.news Editorial Team
Innovation bei der vertikalen DRAM-Stapelung erweitert thermische Designgrenzen für Grafikprozessoren

Forscher am Zentrum für fortgeschrittene technische Forschung imec haben ein Forschungspapier mit dem Titel "Jenseits von HBM-on-GPU: Das thermische Design-Envelope für die Integration von 3D-DRAM mit Grafikprozessoren" veröffentlicht, in dem sie eine innovative Speicherarchitektur vorstellten, die darauf abzielt, die thermischen Einschränkungen aktueller High Bandwidth Memory (HBM)-Technologien zu überwinden.

Architektur der vertikalen Stapelung

Die vorgeschlagene Architektur basiert darauf, DRAM-Chips (Dynamic Random Access Memory) zu drehen und vertikal über dem Grafikprozessor (GPU) zu platzieren, anstatt sich auf direkte Stapeltechniken oder herkömmliche 2.5D-Packaging-Technologien zu verlassen. Um die thermischen Herausforderungen zu bewältigen, die durch diese dichte Stapelung entstehen, schlugen die Forscher die Integration von Kühlkanälen zwischen den Speicherschichten vor.

Was ändert sich in der Praxis?

Die Bedeutung dieser Forschung liegt in der Adressierung des thermischen Engpasses, der die Leistung von Rechenzentren und KI-Prozessoren einschränkt. Durch thermische Simulationen auf Paketebene bewertete das Team mehrere technische Variablen, darunter:

  • Die Stapelhöhe und deren Auswirkungen auf die Kühleffizienz.
  • Speicherkapazität und deren strukturelle Organisation.
  • Die in den Kühlkanälen verwendeten Materialien.
  • Die Hinzufügung einer dedizierten Schicht für den Speichercontroller und das Network-on-Chip (NoC).

Diese Ansätze ermöglichen es Ingenieuren, das "thermische Design-Envelope" zu erweitern, was bedeutet, dass die Speicherdichte in der Nähe des Prozessors erhöht werden kann, ohne die Leistungsstabilität aufgrund übermäßiger Hitze zu opfern – ein entscheidender Faktor für die Entwicklung der nächsten Generation von KI-Beschleunigern und Hochleistungsrechnern (HPC).

Technische Auswirkungen

Diese Forschung stellt einen Schritt in Richtung einer verbesserten Integration von Speicher und Prozessor (System-Technology Co-Optimization) dar, bei der die Herausforderung nicht nur in der Erhöhung der Kapazität liegt, sondern auch darin, wie die durch die Nähe der Komponenten in einem 3D-Raum erzeugte Wärme verwaltet wird. Diese Studie bietet Designern einen Referenzrahmen, um die Kompromisse zwischen thermischer Leistung und Speicherkapazität in fortschrittlichen Packaging-Systemen zu bewerten.

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Semiconductor Engineering
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