Forscher der Technischen Universität München (TU München) haben ein technisches Forschungspapier veröffentlicht, das eine innovative Lösung zur Beschleunigung von Transistorsimulationen beim Chipdesign vorstellt, insbesondere für die auf Nanosheet-Architektur basierende 3-nm-Technologie. Die Forschung konzentriert sich auf den Ersatz traditioneller, auf Verilog-A basierender Transistormodelle durch Modelle, die auf neuronalen Netzen (NN-basierte Transistormodelle) beruhen.
Was ändert sich in der Praxis?
Die SPICE-Simulation ist der Grundpfeiler des Designs integrierter Schaltkreise, erfordert jedoch bei fortschrittlichen Fertigungstechnologien enorme Rechenressourcen. Die neuen Modelle haben ihre Fähigkeit bewiesen, den Drain-Strom und verschiedene Transistorladungen mit hoher Genauigkeit vorherzusagen, was eine wesentlich schnellere Charakterisierung von Standardzellenbibliotheken ermöglicht.
Die experimentellen Ergebnisse zeigten, dass die auf neuronalen Netzen basierenden Modelle Folgendes erreichten:
- Höhere Geschwindigkeit: Reduzierung der Zeit für die Charakterisierung der Standardzellenbibliothek um das bis zu 8-fache im Vergleich zum industrieweiten BSIM-CMG-Standardmodell.
- Hohe Genauigkeit: Erzielung sehr niedriger Fehlerraten, mit weniger als 0,11 % bei der Verzögerungsschätzung (delay) und 0,76 % bei der Schätzung der Gesamtleistung über eine breite Palette von Schaltkreisen.
- Konvergenzeffizienz: Die Modelle zeigten eine bessere Konvergenz in EDA-Tools (Electronic Design Automation), eine technische Herausforderung, mit der KI-basierte Modelle in komplexen Designumgebungen häufig konfrontiert sind.
Warum ist diese Nachricht wichtig?
Diese Ergebnisse stellen einen bedeutenden Schritt in Richtung der Integration von künstlicher Intelligenz in Chipdesign-Workflows (EDA-Flows) dar. Während frühere Modelle Schwierigkeiten bei strengen Tests innerhalb professioneller Design-Tools hatten, beweist diese Forschung, dass neuronale Modelle eine praktische und zuverlässige Alternative zu herkömmlichen kompakten Transistormodellen sein können. Die Forscher gaben zudem Richtlinien zur Beziehung zwischen der Größe des neuronalen Netzes und der Simulationsgenauigkeit an, was Ingenieuren einen Fahrplan bietet, um ein Gleichgewicht zwischen Simulationsgeschwindigkeit und -genauigkeit zu erreichen.
Diese Entwicklung ebnet den Weg zur Verkürzung von Designzyklen und zur Senkung der Rechenkosten bei der Entwicklung fortschrittlicher Chips, was angesichts der fortschreitenden Miniaturisierung von Transistoren und der zunehmenden Komplexität digitaler und analoger Schaltkreise von entscheidender Bedeutung ist.