Der Halbleitersektor hat eine Reihe grundlegender Entwicklungen erlebt, die sich darauf konzentrieren, die Grenzen des traditionellen Designs zu überwinden. Ein aktueller technischer Rückblick zeigt tiefgreifende Veränderungen in der Art und Weise, wie Chips entworfen, hergestellt und getestet werden, wobei KI und heterogene Systeme eine zunehmend wichtige Rolle spielen.
Der Wandel hin zu heterogenem Design und Chiplets
Da sich die Industrie dem auf kleinen Chips (Chiplets) basierenden Design zuwendet, betraten Experten von Siemens, dass die „System-Technology Co-Optimization“ (STCO) und die Multiphasen- bzw. Multiphysik-Analyse (Multiphysics analysis) zu einer dringenden Notwendigkeit geworden sind. Dieser Trend zielt darauf ab, die Engpässe in Bezug auf Wärme, Energieverbrauch und Integrationsherausforderungen zu bewältigen, die durch heterogene Designs entstehen.
In diesem Zusammenhang erklärten Experten von Amkor, dass Hochleistungsprozessoren keine einfachen Einzelchips mehr sind, sondern eigenständige integrierte Systeme, was komplexere Verpackungs- und Strategie-Designs erfordert.
Physische KI und Herausforderungen des automatisierten Designs
Das Konzept der „physischen KI“ (Physical AI) entwickelt sich zu einem der wichtigsten Schwerpunkte. Experten von Synopsys sind der Ansicht, dass diese Art von Systemen eine neue Architektur erfordert, die Silizium, Sensoren, Software, Mechanik und Energie unter Verwendung eines ganzheitlichen Ansatzes, der physikalische Gesetze berücksichtigt, integriert.
Dennoch stellt die zunehmende Abhängigkeit von KI bei der Generierung von Designs (wie der Generierung von RTL oder dem Vorschlagen von Modifikationen) neue Herausforderungen in der Verifikationsphase dar. Cadence wies darauf hin, dass die Kernfrage nicht mehr darin besteht, ob KI entwerfen kann, sondern inwieweit maschinell generierte Designs strenge Anforderungen und Standards erfüllen können, was die Verifikationsprozesse mit einer größeren Last belastet.
Fertigungs- und Vernetzungsinnovationen
An der Fertigungsfront stellte Lam Research Techniken wie die selbstausgerichtete CFET-Prozesssequenz (CFET) vor, um die Leistung von Speicher (SRAM) und Logik bei kleinen Fertigungsknoten zu verbessern. Experten von Intel Foundry diskutierten zudem die Rolle integrierter Spannungsregler bei der Reduzierung der Stromdichte und der Verbesserung der Energieeffizienz.
Im Bereich der Vernetzung betonte Keysight, dass „Tensor-Parallelismus“ (Tensor parallelism) die erste und grundlegende Dimension darstellt, die jede Scale-up-Fabric-Infrastruktur beherrschen muss – unabhängig davon, ob sie auf NVLink oder Ethernet basiert –, um die Effizienz der Datenübertragung in KI-Systemen sicherzustellen.
Was ändert sich in der Praxis?
Dieser Wandel bedeutet, dass sich die Chip-Architektur nicht mehr nur auf die Optimierung der Transistorengröße beschränkt, sondern sich auf die Ebene der Systemoptimierung als Ganzes verlagert hat. Für Ingenieure und Hersteller erfordert dies:
- Den Übergang vom monolithischen zum verteilten Design: Die Abhängigkeit von Chiplets erfordert Simulationswerkzeuge, die thermische und elektrische Wechselwirkungen zwischen verschiedenen Teilen vorhersagen können.
- Neudefinition der Verifikation: Mit dem Eintritt von KI in den Designprozess werden Validierungswerkzeuge zur ersten Verteidigungslinie, um die Qualität automatisierter Designs sicherzustellen.
- Integration von Physik und Software: Das Hardwaredesign kann nicht mehr vom Verhalten von Software und Mechanik getrennt werden, insbesondere bei physischen KI-Anwendungen.