Die Zukunft von RISC-V bei der KI-Beschleunigung: Technologischer Durchbruch oder unnötige architektonische Komplexität?

Mit der rasanten Entwicklung von KI-Modellen stehen Chip-Designer unter wachsendem Druck, von der universellen Datenverarbeitung auf hochspezialisierte Infrastrukturen umzusteigen. Im Zentrum dieses Wandels steht die RISC-V-Architektur als umstrittene Option; während einige sie als Mittel zur Erzielung beispielloser Flexibilität durch benutzerdefinierte Befehle (Custom Instructions) sehen, befürchten andere, dass sie technische Komplexitäten mit sich bringen könnte, die die Effizienz von KI-Beschleunigersystemen schwächen.

Das Dilemma der Trennung zwischen Prozessor und Beschleuniger

Experten vertreten unterschiedliche Ansichten über den Einsatz von RISC-V für rechenintensive Aufgaben (Inferenz). Steve Roddy von Quadric ist der Ansicht, dass der Start mit einer CPU-Architektur zum Entwurf eines KI-Beschleunigers aus technischer Sicht eine "schlechte Idee" sein könnte. Der Grund liegt im Problem der Partitionierung; Designer sind gezwungen, die Arbeit zwischen einem programmierbaren Prozessor und einem externen Beschleuniger aufzuteilen.

Diese Aufteilung führt zu mehreren technischen Herausforderungen:

• Komplexität des Datentransfers: Die Notwendigkeit hochentwickelter Compiler zur Verwaltung des Datenflusses zwischen Beschleuniger und Prozessor über ein Netzwerk auf dem Chip (NoC).
• Ineffizienz der Struktur: Herkömmliche Prozessoren sind darauf ausgelegt, Zeigern (Pointers) und variabler Logik zu folgen, während KI-Operationen vorhersehbare Matrix-Berechnungen über Millionen von Zyklen erfordern, was Einheiten wie Googles TPU beherrschen, nicht jedoch herkömmliche RISC-V-Prozessoren.
• Skalierung des Problems: Je größer der Beschleuniger, desto schwieriger wird die Verwaltung dieser Partitionierung und desto höher sind die Kosten für die Lösung von Datentransferproblemen.

RISC-V als "Gehirn" für Beschleuniger, nicht als deren "Muskeln"

Im Gegensatz dazu sieht Dave Kelf, CEO von Breker, den wahren Wert von RISC-V nicht in der Durchführung schwerer Berechnungen, sondern in der Funktion als Steuerungsfunktion (Control Function) über den Beschleunigern. In modernen Systemen scheitern komplexe Zustandsautomaten (State Machines) oft an der Verwaltung der Abläufe, und hier kommt RISC-V ins Spiel, um Folgendes zu bieten:

• Flexible Steuerung: Die Fähigkeit, die Divergenz bei parallelen Rechenoperationen (SIMT) effizient zu verwalten.
• Benutzerdefinierte Lade- und Speicherbefehle: Reduzierung der Latenz zwischen Beschleuniger und Prozessor durch das Hinzufügen spezieller Programmbefehle zur Optimierung des Datenflusses.
• Vermeidung von Lizenzgebühren: Bereitstellung einer wirtschaftlichen Alternative zu Prozessoren anderer Unternehmen (wie Arm oder Tensilica), ohne hohe Lizenzgebühren zu zahlen, bei gleichzeitiger Beibehaltung der Anpassungsfähigkeit.

Herausforderungen bei Verifizierung und Überwachung in kundenspezifischen Systemen

Die Herausforderungen enden nicht beim Befehlsentwurf, sondern erstrecken sich bis in die Phase der Verifizierung (Verification). Francisca Tan von Siemens EDA weist darauf hin, dass eine hohe Anpassung fortschrittliche Überwachungsfähigkeiten (Observability) erfordert, um benutzerdefinierte Befehle während des Betriebs zu verfolgen. Ewald Liess von SignatureIP warnt zudem, dass die Vielzahl von Kernen in Hochleistungssystemen zu Problemen bei der Cache-Kohärenz und zu Deadlocks im Verbindungsnetzwerk (Fabric) führen kann, was bedeutet, dass die Befehle zwar softwareseitig korrekt funktionieren könnten, der Chip aber aufgrund von Engpässen im Datenverkehr versagt.

Was ändert sich praktisch für Designer?

Diese Diskussion deutet auf einen grundlegenden Wandel in der Art und Weise hin, wie RISC-V auf dem KI-Markt eingesetzt wird. Anstatt zu versuchen, mit spezialisierten Prozessoren bei Matrix-Berechnungen zu konkurrieren, geht der Trend dazu, RISC-V als intelligenten Orchestrator einzusetzen. Dies bedeutet, dass Unternehmen, die auf RISC-V setzen, sich auf Folgendes konzentrieren müssen:

1. Entwicklung benutzerdefinierter Befehle, die darauf abzielen, die Latenz zu verringern, anstatt die reine Rechenleistung zu erhöhen.
2. Massive Investitionen in Verifizierungs- und Überwachungstools, um die Systemstabilität bei Datenverkehrsspitzen (Traffic Bursts) zu gewährleisten.
3. Fokus auf die Integration zwischen Prozessor und Verbindungsnetzwerk (NoC), um sicherzustellen, dass Flexibilität nicht zur Belastung bei der Datenverwaltung wird.