Avec l'accélération du rythme de développement des modèles d'intelligence artificielle, les concepteurs de puces font face à des pressions croissantes pour passer de l'informatique générale à des infrastructures hautement spécialisées. Au cœur de cette transition, l'architecture RISC-V émerge comme une option controversée ; alors que certains la considèrent comme un moyen d'atteindre une flexibilité sans précédent grâce aux instructions personnalisées (Custom Instructions), d'autres craignent qu'elle n'impose des complexités d'ingénierie qui affaiblissent l'efficacité des systèmes d'accélération de l'intelligence artificielle.
Le dilemme de la séparation entre processeur et accélérateur
Les experts proposent un point de vue divergent sur l'utilisation de RISC-V pour effectuer des opérations de calcul intensives (Inference). Steve Roddy, de la société Quadric, estime que partir d'une architecture CPU pour concevoir un accélérateur d'IA pourrait être une "mauvaise idée" sur le plan de l'ingénierie. La raison tient au problème du partitionnement (Partitioning) ; les concepteurs sont contraints de diviser le travail entre un processeur programmable et un accélérateur externe.
Ce partitionnement entraîne plusieurs défis techniques :
- Complexité du transfert de données : La nécessité de compilateurs extrêmement sophistiqués pour gérer le mouvement des données entre l'accélérateur et le processeur via un réseau sur puce (NoC).
- Inefficacité de la structure : Les processeurs traditionnels sont conçus pour suivre des pointeurs (Pointers) et une logique variable, tandis que les opérations d'IA nécessitent des calculs matriciels (Matrix-by-Matrix) prévisibles sur des millions de cycles, domaine dans lequel excellent des unités comme les TPU de Google, et non les processeurs RISC-V traditionnels.
- Extension du problème : Plus la taille de l'accélérateur augmente, plus la gestion de ce partitionnement devient difficile et plus le coût de résolution des problèmes de transfert de données est élevé.
RISC-V comme "cerveau" des accélérateurs et non comme leurs "muscles"
En revanche, Dave Kelf, PDG de la société Breker, estime que la véritable valeur de RISC-V ne réside pas dans l'exécution de calculs lourds, mais dans son rôle de fonction de contrôle (Control Function) au-dessus des accélérateurs. Dans les systèmes modernes, les machines à états complexes échouent souvent à gérer les opérations, et c'est là qu'intervient RISC-V pour fournir :
- Contrôle flexible : La capacité à gérer efficacement la divergence dans les opérations de calcul parallèle (SIMT).
- Instructions personnalisées de chargement et de stockage : Réduction de la latence entre l'accélérateur et le processeur par l'ajout d'instructions de programmation spécifiques pour optimiser le mouvement des données.
- Évitement des redevances : Fournir une alternative économique aux processeurs appartenant à d'autres entreprises (comme Arm ou Tensilica) sans payer de frais de licence élevés, tout en conservant la capacité de personnalisation.
Défis de vérification et de surveillance dans les systèmes personnalisés
Les défis ne s'arrêtent pas à la conception des instructions, mais s'étendent à la phase de vérification (Verification). Francisca Tan, de Siemens EDA, souligne qu'une personnalisation élevée nécessite des capacités de surveillance (Observability) avancées pour suivre les instructions personnalisées pendant l'exécution. De même, Ewald Liess, de la société SignatureIP, prévient que la multiplication des cœurs dans les systèmes haute performance peut entraîner des problèmes de cohérence de cache (Cache Coherency) et des situations de blocage (Deadlocks) dans le réseau d'interconnexion (Fabric), ce qui signifie que les instructions peuvent fonctionner correctement au niveau logiciel, mais que la puce peut échouer en raison de goulots d'étranglement dans le trafic de données.
Qu'est-ce qui change concrètement pour les concepteurs ?
Ce débat indique une transformation fondamentale dans la manière dont RISC-V est utilisé sur le marché de l'intelligence artificielle. Plutôt que de tenter de concurrencer les processeurs spécialisés dans les calculs matriciels, la tendance s'oriente vers l'utilisation de RISC-V comme un orchestrateur (Orchestrator) intelligent. Cela signifie que les entreprises qui adoptent RISC-V doivent se concentrer sur :
- La création d'instructions personnalisées visant à réduire la latence (Latency) et non à augmenter la puissance de calcul brute.
- L'investissement massif dans les outils de vérification (Verification) et de surveillance pour garantir la stabilité du système lors de pics de trafic de données (Traffic Bursts).
- L'accent mis sur l'intégration entre le processeur et le réseau d'interconnexion (NoC) pour garantir que la flexibilité ne devienne pas un fardeau dans la gestion des données.