随着人工智能模型的发展步伐不断加快，芯片设计人员面临着从通用计算向高度专业化基础设施转型的巨大压力。在这一转变的核心，RISC-V 架构作为一个备受争议的选择脱颖而出；虽然一些人将其视为通过自定义指令（Custom Instructions）实现前所未有的灵活性的手段，但另一些人则担心它可能会带来工程复杂性，从而削弱人工智能加速系统的效率。
处理器与加速器分离的困境
专家们对使用 RISC-V 执行繁重的计算任务（推理）提出了不同的观点。来自 Quadric 公司的 Steve Roddy 认为，从 CPU 架构出发来设计人工智能加速器在工程角度上可能是一个“糟糕的主意”。原因在于分区（Partitioning）问题；设计人员被迫将工作分配给可编程处理器和外部加速器。
这种分区导致了几个技术挑战：
- 数据传输复杂性： 需要极其先进的编译器来管理通过片上网络（NoC）在加速器和处理器之间进行的数据移动。
- 架构效率低下： 传统处理器旨在跟踪指针和变量逻辑，而人工智能操作需要可预测的矩阵乘法（Matrix-by-Matrix）计算，且持续数百万个周期，这是 Google 的 TPU 等单元所擅长的，而非传统的 RISC-V 处理器。
- 问题扩展： 加速器规模越大，管理这种分区的难度就越大，解决数据传输问题的成本也越高。
RISC-V 作为加速器的“大脑”而非“肌肉”
相比之下，Breker 公司的首席执行官 Dave Kelf 认为，RISC-V 的真正价值不在于执行繁重的计算，而在于作为加速器之上的控制功能（Control Function）。在现代系统中，复杂的有限状态机（State Machines）往往无法管理操作，而 RISC-V 在此发挥作用，提供：
- 灵活的控制： 有效管理并行计算（SIMT）中发散（Divergence）的能力。
- 加载和存储的自定义指令： 通过添加特殊的编程指令来优化数据移动，从而降低加速器与处理器之间的延迟（Latency）。
- 避免版税： 为其他公司拥有的处理器（如 Arm 或 Tensilica）提供了一种经济的替代方案，无需支付高昂的许可费，同时保持了定制能力。
定制系统中的验证与监控挑战
挑战不仅止于指令设计，还延伸到了验证（Verification）阶段。来自 Siemens EDA 的 Francisca Tan 指出，高度定制化需要先进的可观测性（Observability）能力，以便在运行时跟踪自定义指令。SignatureIP 公司的 Ewald Liess 也警告称，高性能系统中的多核架构可能会导致缓存一致性（Cache Coherency）问题以及互连网络（Fabric）中的死锁（Deadlocks），这意味着指令在软件层面可能运行正常，但芯片可能会因数据传输瓶颈而无法工作。
这对设计人员意味着什么？
这场讨论表明了 RISC-V 在人工智能市场应用方式的根本性转变。与其试图在矩阵计算方面与专用处理器竞争，趋势正转向将 RISC-V 用作智能协调器（Orchestrator）。这意味着采用 RISC-V 的公司必须专注于：
- 构建旨在降低延迟（Latency）而非增加原始计算能力的自定义指令。
- 在验证（Verification）和监控工具上进行巨额投资，以确保系统在发生数据流量突发（Traffic Bursts）时的稳定性。
- 专注于处理器与互连网络（NoC）之间的集成，以确保灵活性不会转化为数据管理负担。