La memoria de alto ancho de banda HBM afronta límites físicos y de fabricación cada vez mayores mientras las empresas de sistemas siguen solicitando un ancho de banda más alto para procesar cargas de trabajo de inteligencia artificial. Según lo debatido en Hot Chips 2026, la solución más directa hasta ahora —añadir más matrices de DRAM al paquete— aumenta a su vez la dificultad de adelgazar las matrices, gestionar el calor, lograr la alineación y mantener tasas de rendimiento de producción aceptables.
HBM utiliza apilamientos tridimensionales de matrices de memoria sobre una matriz lógica base, y estas capas se conectan mediante miles o decenas de miles de conexiones verticales a través de silicio (TSV). Aumentar el número de estas conexiones permite un mayor ancho de banda, pero consume espacio que podría destinarse a las celdas de memoria. Por ello, el aumento del rendimiento no produce un incremento paralelo de la capacidad por oblea, sino que eleva el consumo de silicio y de capacidad de producción por bit en comparación con la DRAM convencional.
Cada capa adicional aumenta los riesgos de fabricación
Las matrices de DRAM deben adelgazarse para que la altura del módulo HBM se mantenga dentro de los límites del paquete. Sin embargo, las matrices más delgadas son más difíciles de manipular durante la fabricación y el empaquetado, y son más propensas a deformarse. Esto afecta a la manipulación de las obleas, la alineación de las protuberancias y la unión de las matrices entre sí. Además, una pila más alta aumenta la densidad de potencia y alarga la trayectoria térmica dentro del módulo.
La probabilidad de defectos aumenta con cada nueva capa. Pueden aparecer vacíos en el material de relleno inferior (underfill) o defectos estructurales debido a una mala alineación o a variaciones en los procesos. Cualquiera de estos fallos puede convertir toda la pila en un desecho de alto coste, lo que presiona el rendimiento de producción y reduce la oferta efectiva de DRAM.
SK hynix presentó un ejemplo de estos desafíos en su trabajo con pilas HBM de 16 matrices. Jaesik Lee, vicepresidente de ingeniería de empaquetado de SK hynix America, afirmó durante su intervención en Hot Chips 2026 que aumentar el grosor del cubo de 720 a 775 micrómetros proporciona margen adicional, pero las matrices aún deben reducir su grosor un 10 % en comparación con una pila de 12 matrices. Otros desafíos incluyen reducir la altura de los espacios, disminuir el paso de las protuberancias y adelgazar las paredes de las matrices, además del aumento de la densidad de potencia y del ancho de banda.
El ancho de banda se obtiene a costa del espacio
Sangwook Han, miembro del equipo de diseño de Samsung Memory, afirmó que HBM3E incorpora 128 bancos en cada matriz de DRAM, mientras que HBM4 alcanza 256 bancos por matriz. Esta arquitectura requiere un mayor número de rutas de datos y circuitos periféricos para conectar las matrices con la matriz base y, posteriormente, con una GPU o XPU mediante microconexiones y el interposer.
Esta arquitectura explica por qué resulta difícil aumentar el rendimiento simplemente acelerando los TSV: incrementar la velocidad de estas conexiones puede ser difícil o arriesgado, por lo que el diseño ha optado por aumentar su número. Sin embargo, una matriz de TSV mayor consume espacio de la matriz, lo que obliga a reducir continuamente la distancia entre ellas. En cambio, ampliar los circuitos PHY de entrada y salida en la matriz base es más complejo, según Han.
Jim Handy, de Objective Analysis, estimó durante su discurso principal que la cantidad de memoria obtenida por oblea en HBM equivale aproximadamente a un tercio en comparación con la DDR convencional. Esto significa que producir HBM consume un gran número de obleas, mientras que los distintos tipos de DRAM se fabrican en líneas de procesos de producción similares; por tanto, un aumento de la demanda de HBM puede presionar a todo el suministro de DRAM.
La refrigeración se convierte en una limitación arquitectónica
El calor no se distribuye de manera uniforme dentro de una pila HBM. La matriz base suele ser la más caliente porque ejecuta tareas más complejas e incorpora conexiones de alta velocidad, mientras que el disipador térmico se encuentra en la parte superior de la pila. La mayor altura de la pila añade resistencia térmica entre la fuente de calor y el medio de refrigeración.
Raghu Sreeramaneni, miembro del área de arquitectura de diseño de HBM en Micron, afirmó que el aumento de la temperatura puede convertir las operaciones de refresco de las celdas DRAM en un problema de fiabilidad. Por ello, las soluciones térmicas se han convertido en un factor que orienta el diseño del propio sistema, en lugar de añadirse como un paso posterior una vez completado el diseño. Este punto es importante para los diseñadores de paquetes de sistemas que combinan varias GPU y HBM en un mismo espacio.
¿Por qué importa esta noticia?
El análisis vincula las limitaciones de HBM con un problema más amplio del mercado de la memoria. Handy identificó tres causas de la escasez de DRAM: el gasto acelerado en inteligencia artificial y la demanda de memoria de muy alta velocidad, la menor disponibilidad de obleas de DRAM debido a que HBM consume una cantidad mayor por bit y la insuficiencia de la capacidad de fabricación para satisfacer la demanda.
La fuente señala que las empresas no han añadido nueva capacidad de fabricación durante más de diez años porque el crecimiento del mercado permitía aumentar el número de gigabytes por oblea en lugar de construir nuevas fábricas. Ahora, construir una nueva fábrica de DRAM requiere al menos dos años, y el plazo puede alargarse dependiendo de la disponibilidad de energía, agua y mano de obra, así como de las restricciones medioambientales. Hasta ahora, nada garantiza que las ampliaciones en construcción sean suficientes para devolver el equilibrio a los precios y al suministro.
También existe otra brecha entre el crecimiento de las capacidades de computación y de memoria. Según Sreeramaneni, la computación se expande aproximadamente tres veces cada dos años, mientras que HBM crece alrededor de dos veces durante el mismo periodo, lo que significa que el «muro de la memoria» no ha desaparecido, sino que podría agravarse.
Próximas vías de desarrollo
La industria estudia mejoras que van más allá de añadir nuevas capas, entre ellas PHY SerDes mejorados para la memoria, interposers más grandes o fabricados con materiales diferentes y canales con mayor ancho de banda, además de la futura incorporación de tecnologías ópticas. Los procesos de unión también podrían pasar de microbumps basados en compresión térmica a fusion bonding y hybrid bonding, que admiten distancias de hasta el rango de un dígito en micrómetros y podrían reducir la resistencia térmica al disminuir las capas aislantes entre las matrices.
La fuente no ofrece una solución rápida para la escasez ni para las limitaciones térmicas. Sin embargo, muestra que la expansión de HBM ha pasado de ser una cuestión de aumentar la densidad de memoria a convertirse en un desafío que afecta a toda la arquitectura del sistema: desde el proceso de fabricación y el rendimiento de producción hasta el empaquetado y la refrigeración, y finalmente el lugar donde se procesan los datos. Con la continua expansión de la inteligencia artificial, esto podría impulsar un procesamiento distribuido que incluya el procesamiento en memoria o dentro del sensor en el extremo, reduciendo la cantidad de datos enviados a los centros de datos.