La mémoire à bande passante élevée HBM se heurte à des limites matérielles et de fabrication croissantes, tandis que les entreprises de systèmes continuent de demander une bande passante supérieure pour traiter les charges de travail liées à l’intelligence artificielle. Selon les discussions tenues lors de Hot Chips 2026, la solution la plus directe jusqu’à présent, qui consiste à ajouter davantage de puces DRAM au boîtier, accroît en contrepartie la difficulté d’amincir les puces, de gérer la chaleur, d’assurer l’alignement et de maintenir des taux de rendement acceptables.
La HBM utilise des empilements tridimensionnels de puces mémoire au-dessus d’une puce logique de base. Ces couches sont reliées par des milliers, voire des dizaines de milliers, de connexions verticales traversant le silicium (TSV). L’augmentation du nombre de ces connexions permet d’accroître la bande passante, mais consomme une surface qui aurait pu être attribuée aux cellules mémoire. L’amélioration des performances n’entraîne donc pas une hausse parallèle de la capacité par tranche, mais augmente la consommation de silicium et de capacité de production par bit par rapport à la DRAM traditionnelle.
Chaque couche supplémentaire accroît les risques de fabrication
Les puces DRAM doivent être amincies afin que la hauteur du module HBM reste dans les limites du boîtier. Cependant, les puces plus fines sont plus difficiles à manipuler pendant la fabrication et le conditionnement, et davantage exposées au gauchissement. Cela affecte la manipulation des tranches, l’alignement des bosses et l’assemblage des puces entre elles. La hauteur accrue de l’empilement augmente également la densité de puissance et allonge le chemin thermique à l’intérieur du module.
La probabilité de défauts augmente avec chaque nouvelle couche. Des vides peuvent apparaître dans le matériau de remplissage inférieur (underfill), ou des défauts structurels peuvent être causés par un mauvais alignement ou par les variations des procédés. L’un ou l’autre de ces défauts peut transformer l’ensemble de l’empilement en déchet coûteux, ce qui réduit le rendement et l’offre réelle de DRAM.
SK hynix a présenté un exemple de ces difficultés dans ses travaux sur des empilements HBM de 16 puces. Jaesik Lee, vice-président de l’ingénierie des boîtiers chez SK hynix America, a déclaré lors de son intervention à Hot Chips 2026 que l’augmentation de l’épaisseur du cube de 720 à 775 micromètres offre une marge supplémentaire, mais que les puces doivent tout de même être amincies de 10 % par rapport à un empilement de 12 puces. Les autres défis comprennent la réduction de la hauteur des espaces, la diminution du pas des bosses, l’amincissement des parois des puces, ainsi que l’augmentation de la densité de puissance et de la bande passante.
La bande passante se paie en surface
Sangwook Han, membre de l’équipe de conception de Samsung Memory, a déclaré que la HBM3E comprend 128 banques dans chaque puce DRAM, tandis que la HBM4 atteint 256 banques par puce. Cette architecture nécessite davantage de lignes de données et de circuits périphériques pour relier les puces à la puce de base, puis à un GPU ou à un XPU par l’intermédiaire de microconnexions et de l’interposeur (interposer).
Cette architecture explique pourquoi il est difficile d’accroître les performances en accélérant simplement les TSV : augmenter la vitesse de ces connexions peut être difficile ou risqué, et la conception s’est donc orientée vers l’augmentation de leur nombre. Cependant, une matrice de TSV plus vaste consomme de la surface sur la puce, ce qui impose de réduire continuellement la distance qui les sépare. En revanche, l’extension des circuits PHY d’entrée-sortie sur la puce de base est plus complexe, selon Han.
Lors de son discours principal, Jim Handy, d’Objective Analysis, a estimé que la quantité de mémoire produite par tranche dans le cas de la HBM équivaut à environ un tiers de celle de la DDR traditionnelle. Cela signifie que la production de HBM consomme un grand nombre de tranches, tandis que les différents types de DRAM sont fabriqués sur des lignes de procédés de production similaires ; par conséquent, l’augmentation de la demande de HBM peut exercer une pression sur l’ensemble de l’approvisionnement en DRAM.
Le refroidissement devient une contrainte architecturale
La chaleur ne se répartit pas uniformément dans un empilement HBM. La puce de base est généralement la plus chaude, car elle exécute des tâches plus complexes et intègre des connexions à haute vitesse, tandis que le dissipateur thermique se trouve au sommet de l’empilement. La hauteur de l’empilement ajoute une résistance thermique entre la source de chaleur et le dispositif de refroidissement.
Raghu Sreeramaneni, responsable de l’architecture de conception HBM chez Micron, a déclaré que l’augmentation de la température pourrait rendre les opérations de rafraîchissement des cellules DRAM problématiques pour la fiabilité. Les solutions thermiques sont donc devenues un facteur qui oriente la conception du système lui-même, au lieu d’intervenir comme une étape ultérieure une fois la conception achevée. Il s’agit d’un point important pour les concepteurs de boîtiers système qui réunissent plusieurs GPU et modules HBM dans un même espace.
Pourquoi cette actualité est-elle importante ?
L’analyse relie les contraintes de la HBM à un problème plus large du marché de la mémoire. Handy a identifié trois causes de la pénurie de DRAM : l’accélération des dépenses consacrées à l’intelligence artificielle et la demande de mémoire à très haute vitesse, la diminution de la disponibilité des tranches de DRAM en raison de la quantité plus importante consommée par la HBM pour chaque bit, et l’insuffisance de la capacité de production pour répondre à la demande.
La source indique que les entreprises n’ont pas ajouté de nouvelle capacité de production depuis plus de dix ans, car la croissance du marché permettait d’augmenter le nombre de gigaoctets par tranche plutôt que de construire de nouvelles usines. Désormais, la construction d’une nouvelle usine de DRAM prend au moins deux ans, et peut durer davantage selon la disponibilité de l’énergie, de l’eau et de la main-d’œuvre, ainsi que les contraintes environnementales. Rien ne garantit encore que les extensions en construction suffiront à rétablir l’équilibre entre les prix et l’offre.
Un autre écart apparaît entre la croissance des capacités de calcul et celle de la mémoire. Selon Sreeramaneni, le calcul s’étend environ trois fois tous les deux ans, tandis que la HBM double environ au cours de la même période, ce qui signifie que le « mur de la mémoire » n’a pas disparu, mais pourrait devenir plus prononcé.
Les prochaines voies de développement
L’industrie étudie des améliorations qui vont au-delà de l’ajout de nouvelles couches, notamment des SerDes PHY améliorés pour la mémoire, des interposeurs plus grands ou fabriqués dans d’autres matériaux, des canaux à bande passante supérieure, ainsi que l’introduction future de technologies optiques. Les procédés d’interconnexion pourraient également passer des microbumps reposant sur la compression thermique au fusion bonding et au hybrid bonding, qui prennent en charge des distances pouvant atteindre une plage à un chiffre en micromètres et pourraient réduire la résistance thermique grâce à la diminution du nombre de couches isolantes entre les puces.
La source ne propose pas de solution rapide à la pénurie ni aux contraintes thermiques. Elle montre toutefois que l’extension de la HBM est passée d’une question d’augmentation de la densité mémoire à un défi qui touche l’architecture complète du système : du procédé de fabrication et du rendement au conditionnement et au refroidissement, puis à l’endroit où les données sont traitées. Avec la poursuite de la diffusion de l’intelligence artificielle, cela pourrait favoriser un traitement distribué comprenant le traitement en mémoire ou dans le capteur à la périphérie, ainsi qu’une réduction de la quantité de données transmises aux centres de données.