El proceso de diseño de sistemas en chip (SoC) destinados a aplicaciones de inteligencia artificial en el borde (Edge AI) enfrenta un desafío técnico creciente conocido como el "muro de energía". Con la creciente necesidad de un rendimiento en tiempo real dentro de estrictas limitaciones de energía y calor, la reducción de voltaje convencional ya no es suficiente. Los diseñadores ahora se dirigen hacia la operación a niveles de voltaje cercanos al umbral (Near-Threshold Operation), que oscilan entre 0.4 y 0.5 voltios en procesos FinFET avanzados, lo que abre nuevos horizontes para la eficiencia pero impone graves riesgos de diseño.
Compensaciones técnicas en el sistema de bajo voltaje
Aunque la reducción del voltaje de operación disminuye directamente el consumo de energía por operación, trabajar en el rango de voltaje cercano al umbral cambia radicalmente el comportamiento de los transistores. Los desafíos más destacados son:
- Aumento del retardo (Delay): El retardo crece de forma no lineal y rápida a medida que disminuye el voltaje.
- Aumento de la variabilidad (Variability): Los circuitos se vuelven más sensibles a cualquier cambio leve en el voltaje o en las condiciones ambientales.
- Reducción de los márgenes de ruido (Noise Margins): Lo que hace que el diseño sea propenso a errores funcionales.
- Fallo de los modelos tradicionales: Los modelos utilizados en el voltaje nominal (Nominal Voltage) no pueden predecir con precisión el comportamiento del chip en estas condiciones.
Roles de la propiedad intelectual fundamental (Foundation IP)
Para lograr un diseño estable y ejecutable, la propiedad intelectual (IP) no puede tratarse como un elemento secundario, sino que debe ser una parte fundamental del proceso de diseño desde el principio. Tres elementos desempeñan un papel crucial:
1. Memoria integrada (Embedded Memories): La memoria se considera el componente que más energía y espacio consume. Destaca la importancia de la arquitectura de "doble carril" (Dual-rail), que separa el voltaje de la lógica del voltaje de la memoria, permitiendo reducir el voltaje de las unidades de computación más profundamente sin comprometer la estabilidad de la memoria. Se ha demostrado el éxito de esta técnica en procesos FinFET de 3nm.
2. Bibliotecas lógicas (Logic Libraries): Estas bibliotecas deben diseñarse específicamente para trabajar a bajo voltaje, proporcionando modelos extremadamente precisos (como los modelos LVF para temporización) capaces de simular la sensibilidad no lineal al voltaje.
3. Unidades de entrada y salida (I/O): Si las unidades de entrada y salida no son capaces de operar con fiabilidad a niveles de voltaje bajos, constituirán un obstáculo que impedirá aprovechar las mejoras del núcleo (Core) y determinará el voltaje mínimo de operación de todo el sistema.
¿Qué cambia prácticamente para los diseñadores?
La transición a diseños Near-Threshold significa abandonar la metodología de "diseñar y luego optimizar". En su lugar, requiere un proceso de "desarrollo de bucle cerrado" (Closed-loop methodology) que vincule la propiedad intelectual, las herramientas de diseño automatizado (EDA) y la verificación del silicio. Esto significa que es necesario realizar una exploración temprana de las compensaciones entre energía, rendimiento y área (PPA), y seleccionar arquitecturas de IP que se alineen con los objetivos de voltaje previstos antes de comenzar las etapas finales de diseño.
Resultados tangibles en la industria
Las experiencias prácticas demuestran que confiar en soluciones de IP especializadas y optimizadas para bajo voltaje puede lograr resultados sorprendentes; un caso de uso en chips de redes de inteligencia artificial registró una reducción en el consumo de energía de aproximadamente el 20%, logrando todos los objetivos de rendimiento y área sin ningún impacto en el cronograma de desarrollo ni la necesidad de volver a fabricar los chips (Re-spins).