Le processus de conception de systèmes sur puce (SoC) destinés aux applications d'intelligence artificielle à la périphérie (Edge AI) fait face à un défi technique croissant connu sous le nom de « mur de l'énergie ». Avec le besoin croissant de performances en temps réel dans des contraintes strictes d'énergie et de chaleur, la réduction de tension traditionnelle ne suffit plus. Les concepteurs se tournent désormais vers un fonctionnement à des niveaux de tension proches du seuil (Near-Threshold Operation), allant de 0,4 à 0,5 volt dans les processus FinFET avancés, ce qui ouvre de nouvelles perspectives d'efficacité mais impose des risques de conception considérables.
Les compromis techniques dans le système basse tension
Bien que la réduction de la tension de fonctionnement diminue directement la consommation d'énergie par opération, le travail dans la plage proche du seuil modifie radicalement le comportement des transistors. Les défis les plus notables sont :
- Augmentation du délai (Delay) : Le délai augmente de manière non linéaire et rapide avec la baisse de la tension.
- Variabilité accrue : Les circuits deviennent plus sensibles aux moindres changements de tension ou aux conditions environnementales.
- Réduction des marges de bruit (Noise Margins) : Ce qui rend la conception vulnérable aux erreurs fonctionnelles.
- Échec des modèles traditionnels : Les modèles utilisés à la tension nominale ne peuvent pas prédire avec précision le comportement de la puce dans ces conditions.
Rôles de la propriété intellectuelle fondamentale (Foundation IP)
Pour parvenir à une conception stable et réalisable, la propriété intellectuelle (IP) ne peut être traitée comme un élément secondaire ; elle doit être une partie centrale du processus de conception dès le début. Trois éléments jouent un rôle crucial :
1. Mémoires embarquées (Embedded Memories) : La mémoire est le composant le plus consommateur d'énergie et d'espace. L'importance de l'architecture « double rail » (Dual-rail) apparaît, séparant la tension logique de la tension mémoire, ce qui permet d'abaisser la tension des unités de calcul plus profondément sans compromettre la stabilité de la mémoire. Le succès de cette technique a été prouvé dans les processus FinFET 3nm.
2. Bibliothèques logiques (Logic Libraries) : Ces bibliothèques doivent être conçues spécifiquement pour fonctionner à basse tension, tout en fournissant des modèles extrêmement précis (tels que les modèles LVF pour le timing) capables de simuler la sensibilité non linéaire à la tension.
3. Unités d'entrée/sortie (I/O) : Si les unités d'entrée/sortie ne sont pas capables de fonctionner de manière fiable à des niveaux de tension bas, elles constitueront un obstacle empêchant de tirer parti des améliorations du cœur (Core) et limiteront la tension de fonctionnement minimale de l'ensemble du système.
Qu'est-ce qui change concrètement pour les concepteurs ?
Le passage à des conceptions Near-Threshold signifie l'abandon de la méthodologie « concevoir puis optimiser ». Au lieu de cela, cela nécessite un processus de « développement en boucle fermée » (Closed-loop methodology) qui relie la propriété intellectuelle, les outils de conception assistée par ordinateur (EDA) et la vérification du silicium. Cela signifie qu'il est nécessaire d'effectuer une exploration précoce des compromis entre puissance, performance et surface (PPA), et de choisir des architectures IP compatibles avec les objectifs de tension ciblés avant de commencer les phases de conception finales.
Résultats concrets dans l'industrie
Les expériences pratiques montrent que le recours à des solutions IP spécialisées et optimisées pour la basse tension peut donner des résultats étonnants ; l'un des cas d'utilisation dans les puces de réseaux d'IA a enregistré une baisse de la consommation d'énergie d'environ 20 %, tout en atteignant tous les objectifs de performance et de surface sans aucun impact sur le calendrier de développement ou le besoin de refaire les puces (Re-spins).