边缘人工智能（Edge AI）应用的片上系统（SoC）设计正面临一个日益严峻的技术挑战，即“功耗墙”。随着在严格的功耗和散热限制下对实时性能的需求不断增长，传统的电压降低方法已不再足够。设计人员现在正转向在0.4至0.5伏特之间的近阈值（Near-Threshold）电压水平下进行操作，这在先进的FinFET工艺中开辟了能效的新前景，但也带来了巨大的设计风险。
低电压系统中的技术权衡
尽管降低工作电压可以直接减少每次操作的能耗，但在近阈值范围内工作会从根本上改变晶体管的行为。主要挑战包括：
- 延迟增加（Delay）：延迟随电压降低呈非线性且迅速增长。
- 变异性增加（Variability）：电路对电压或环境条件的任何微小变化变得更加敏感。
- 噪声容限缩小（Noise Margins）：这使得设计容易出现功能错误。
- 传统模型失效：在标称电压（Nominal Voltage）下使用的模型无法准确预测芯片在这些条件下的行为。
基础IP（Foundation IP）的作用
为了实现稳定且可执行的设计，IP不能被视为次要组件，而必须从一开始就成为设计过程的核心部分。三个要素起着至关重要的作用：
1. 嵌入式存储器（Embedded Memories）：存储器是功耗和面积消耗最大的组件。双轨（Dual-rail）架构的重要性凸显出来，它将逻辑电压与存储器电压分开，允许在不影响存储器稳定性的情况下更深入地降低计算单元的电压。该技术已在3nm FinFET工艺中证明了其成功。
2. 逻辑库（Logic Libraries）：这些库必须专门为低电压工作而设计，并提供极其精确的模型（如用于时序的LVF模型），能够模拟电压的非线性敏感性。
3. 输入/输出单元（I/O）：如果I/O单元无法在低电压水平下可靠工作，它们将成为阻碍，限制核心（Core）优化的收益，并决定整个系统运行的最低电压。
对设计人员而言，实际发生了什么变化？
转向近阈值设计意味着放弃“先设计后优化”的方法。相反，它需要一种“闭环方法”（Closed-loop methodology），将IP、电子设计自动化（EDA）工具和硅片验证联系起来。这意味着必须在设计初期进行功耗、性能和面积（PPA）权衡的探索，并在开始最终设计阶段之前选择符合目标电压目标的IP架构。
行业中的具体成果
实践经验表明，采用专门针对低电压优化的高级IP解决方案可以取得惊人的成果；在AI神经网络芯片的一个用例中，功耗降低了近20%，同时在不影响开发进度或无需重新流片（Re-spins）的情况下，实现了全部性能和面积目标。