Les exigences élevées en matière de bande passante des charges de travail d’intelligence artificielle poussent les fabricants de semi-conducteurs vers les boîtiers 2.5D et 3D, dans lesquels plusieurs puces ou Chiplets sont réunis dans un espace réduit avec une forte densité d’interconnexions. Mais l’augmentation du nombre d’interconnexions ne résout pas à elle seule le problème des performances ; elle accroît en revanche la difficulté de gérer la chaleur, les contraintes mécaniques et l’électromigration à l’intérieur du boîtier.
L’analyse publiée dans Semiconductor Engineering le 20 août 2026 se concentre sur le rôle de l’interposeur, ou intermédiaire d’interconnexion, dans la résolution de ces difficultés. Elle présente les résultats de recherches portant sur la dilatation des matériaux, la déformation du boîtier et l’endommagement des couches de redistribution des interconnexions, ainsi que sur l’influence de la microstructure du cuivre sur la durée de vie des lignes d’interconnexion.
Pourquoi l’industrie s’oriente-t-elle vers le 2.5D ?
Les boîtiers 3D atteignent la densité d’interconnexions la plus élevée possible en empilant verticalement les puces à l’aide de la technologie de liaison hybride et de vias traversant le silicium (TSV). Toutefois, cette intégration étroite impose d’importants défis en matière d’alignement, de test et de fiabilité. La dissipation thermique devient également plus difficile, car la taille des dispositifs actifs augmente plus rapidement que la surface disponible pour évacuer la chaleur. Une élévation de la température peut entraîner la dilatation des TSV, puis l’apparition de contraintes provoquant des fissures ou un délaminage entre les couches.
À l’inverse, les boîtiers 2.5D placent les puces sur un interposeur passif qui redistribue les signaux entre plusieurs puces ou entre celles-ci et le substrat du boîtier. Cet intermédiaire contient généralement des conducteurs, et éventuellement des condensateurs et des résistances, mais il n’intègre ni transistors ni autres commutateurs. Il est donc plus simple que les circuits actifs du point de vue de la fabrication et de la modélisation, tout en évitant une partie des problèmes de fiabilité des boîtiers tridimensionnels.
Cependant, le fait que l’interposeur soit un composant passif ne signifie pas que sa conception soit facile. Il doit assurer les interconnexions, le soutien mécanique et contribuer à la dissipation thermique, tandis que le boîtier est constitué de matériaux dont les coefficients de dilatation thermique (CTE) diffèrent fortement. Le silicium et le cuivre ont un coefficient de dilatation relativement faible, alors que le substrat du boîtier, le composé de moulage et les matériaux organiques de remplissage inférieur (Underfill) se dilatent davantage.
La déformation thermique ne produit pas une forme simple
Lorsque le boîtier est chauffé puis refroidi pendant la fabrication, ou lorsqu’une chaleur résistive est générée pendant le fonctionnement, les couches se dilatent et se contractent à des vitesses différentes. Dans un boîtier contenant une seule puce, il peut être relativement plus facile de modéliser ce comportement, mais la chaleur produite en fonctionnement ne se répartit pas uniformément ; elle dépend des chemins de signal et des modes de fonctionnement à l’intérieur de la puce.
La complexité augmente lors de l’intégration de plusieurs puces. Deux puces adjacentes peuvent générer des contraintes opposées sur l’interposeur et le substrat situé sous elles, ce qui produit une déformation en forme de selle plutôt qu’une simple courbure concave ou convexe. De plus, le renforcement d’une zone donnée pour empêcher le flambage peut transférer la contrainte vers une autre zone au lieu de l’éliminer. Il peut en résulter une défaillance de la liaison entre l’interposeur et le substrat, ou un délaminage des couches de redistribution des interconnexions (RDL).
Hakjun Kim et ses collègues de Seoul National University ont constaté que la défaillance thermomécanique constituait l’un des défis de fiabilité les plus difficiles dans les boîtiers 2.5D. Ming-Sheng Luo et son équipe de South China University of Technology ont également identifié l’espace entre les puces et la liaison entre l’interposeur et le composé de moulage comme des zones exposées à la défaillance dans un modèle comprenant deux puces et trois couches d’interconnexions redistribuées. Pour les boîtiers plus grands, les chercheurs ont proposé d’utiliser des puces factices, c’est-à-dire des tranches de silicium nues, afin d’équilibrer les contraintes.
Le problème ne se limite pas à la chaleur. L’absorption d’humidité peut entraîner la dilatation des matériaux à des vitesses différentes, et le comportement hygroscopique d’un matériau ne correspond pas nécessairement à son comportement thermique. Cela ajoute une charge supplémentaire aux modèles de fiabilité, en particulier dans les boîtiers Fan-Out Wafer-Level Package.
L’électromigration dans les lignes de cuivre
Avec l’augmentation de la densité de courant à l’intérieur du boîtier, l’électromigration devient une cause de défaillance des interconnexions de plus en plus importante. Ce phénomène se produit lorsque le courant élevé déplace progressivement les atomes métalliques, ce qui peut entraîner la formation de vides ou endommager les lignes.
Yi-Quan Lin et ses collègues de National Yang Ming Chiao Tung University ont étudié l’influence de la structure cristalline des lignes de cuivre fabriquées par des procédés de dépôt électrolytique. Les résultats ont montré que le cuivre à structure nanocristalline pouvait accroître la sensibilité à l’électromigration, apparemment parce que les joints de grains facilitent la diffusion. En revanche, le cuivre à macles nanométriques, notamment après traitement thermique, présentait une texture cristalline fortement orientée de type (111) et une proportion élevée de joints de macle cohérents, ce qui contribuait à limiter la formation d’oxydes et de vides.
Une autre étude associée à ASE Group a indiqué que les lignes à grains plus fins avaient atteint des durées de vie environ sept fois supérieures à celles des lignes à grains plus gros dans des structures RDL examinées en fonctionnement. Cela indique que le contrôle de la microstructure pourrait être un moyen d’améliorer la fiabilité sans dépendre uniquement d’additions d’alliage ou de couches isolantes à l’intérieur des tranchées, des solutions susceptibles d’augmenter la résistance du circuit ou la complexité de fabrication.
Qu’est-ce qui change concrètement ?
Il ne suffit pas d’évaluer la conception de l’interposeur du point de vue de la densité des signaux ou de la longueur des chemins. Le choix du matériau, la répartition des puces, l’épaisseur des couches, la structure du cuivre et l’emplacement des interconnexions influencent tous les chemins thermiques, les contraintes et la durée de vie du boîtier. Une solution qui réduit la déformation dans une zone peut accroître le risque de délaminage dans une autre.
C’est pourquoi les chercheurs se tournent vers des modèles de substitution fondés sur l’apprentissage profond. La simulation par éléments finis permet d’étudier avec précision des zones individuelles, mais son application à toutes les zones et à toutes les couches d’un boîtier complexe devient coûteuse sur le plan informatique. Les premiers résultats indiquent que des modèles d’apprentissage profond multéchelles peuvent réduire la nécessité de réexécuter une analyse par éléments finis pour chaque cas et offrir une approche pratique pour prédire la déformation et les comportements non linéaires à plus grande échelle. Ces modèles ne signifient pas que la simulation physique sera supprimée ; ils peuvent plutôt servir de modèles de substitution pour accélérer l’exploration des conceptions et identifier les cas nécessitant une analyse plus détaillée.