人工智能负载对高带宽的需求，正推动半导体制造商采用2.5D和3D封装，在较小空间内以高互连密度集成多颗芯片或Chiplet。然而，增加互连数量并不能单独解决性能问题；相反，这会提高封装内部热管理、机械应力管理和电迁移控制的难度。
Semiconductor Engineering于2026年8月20日发表的分析，重点讨论了Interposer（中介层）在应对这些挑战中的作用。文章介绍了有关材料膨胀、封装变形、互连重分布层损坏，以及铜的微观结构对互连线寿命影响的研究结果。
为什么业界转向2.5D？
3D封装通过使用混合键合技术和硅通孔（TSV）垂直堆叠芯片，实现了尽可能高的互连密度。然而，这种紧密集成在对准、测试和可靠性方面带来了重大挑战。散热也变得更加困难，因为有源器件的体积增长速度快于可用于散热的面积。温度升高可能导致TSV膨胀，进而产生应力，引发裂纹或层间分层。
相比之下，2.5D封装将芯片放置在无源Interposer上，由其在多颗芯片之间，或芯片与封装基板之间重新分配信号。该中介层通常包含导线，也可能包含电容器和电阻器，但不含晶体管或其他开关。因此，与有源电路相比，它在制造和建模方面更简单，同时可以避免部分3D封装的可靠性问题。
然而，Interposer是无源部件并不意味着其设计简单。它必须提供互连和机械支撑，并参与散热；与此同时，封装由热膨胀系数（CTE）差异很大的材料组成。硅和铜的膨胀系数相对较低，而封装基板、模塑料和有机底部填充材料（Underfill）的膨胀程度更大。
热变形不会形成简单形状
在制造过程中加热和冷却封装，或工作期间产生焦耳热时，各层会以不同速率膨胀和收缩。在包含单颗芯片的封装中，这种行为相对更容易建模，但工作期间的热量并不会均匀分布，因为它取决于芯片内部的信号路径和工作模式。
集成多颗芯片后，复杂性会进一步增加。相邻的两颗芯片可能对Interposer及其下方的基板施加方向相反的应力，从而形成类似马鞍的变形形状，而不是简单的凹曲或凸曲。为防止翘曲而加强某个区域，也可能将应力转移到另一个区域，而不是消除应力。最终可能导致Interposer与基板之间的连接失效，或互连重分布层（RDL）发生分层。
Seoul National University的Hakjun Kim及其同事发现，热机械失效是2.5D封装可靠性面临的最严峻挑战之一。South China University of Technology的Ming-Sheng Luo及其团队则在一个包含两颗芯片和三层重分布互连的模型中，将芯片之间的间距以及Interposer与模塑料之间的连接确定为易发生失效的区域。对于更大型的封装，研究人员建议使用虚拟芯片，即裸硅片，以平衡应力。
问题并不局限于热量。吸湿可能导致材料以不同速率膨胀，而且材料的湿度相关行为不一定与其热行为相匹配。这会给可靠性模型增加另一种负载，尤其是在扇出型晶圆级封装（Fan-Out Wafer-Level Package）中。
铜互连线中的电迁移
随着封装内部电流密度提高，电迁移成为互连失效的更重要原因。当高电流导致金属原子逐渐移动时，就会发生这种现象，并可能在线路中形成空洞或造成损坏。
National Yang Ming Chiao Tung University的Yi-Quan Lin及其同事研究了采用电镀工艺制造的铜线晶体结构的影响。结果显示，纳米晶结构的铜可能提高电迁移敏感性，这似乎是因为晶界有利于扩散。相比之下，纳米孪晶铜，尤其是在热处理之后，具有强烈的（111）晶体织构和较高比例的相干孪晶界，有助于抑制氧化物和空洞的形成。
另一项与ASE Group相关的研究指出，在运行期间检查的RDL结构中，晶粒较小的线路寿命约为晶粒较大线路的七倍。这表明，调控微观结构可能是在不完全依赖合金添加剂或沟槽内绝缘层的情况下提高可靠性的一种方式；后者可能增加电路电阻或制造复杂度。
实际会发生哪些变化？
不能仅从信号密度或路径长度的角度评估Interposer设计。材料选择、芯片布局、层厚度、铜结构和互连位置都会影响热路径、应力以及封装寿命。在某个区域减少变形的方案，可能会增加另一个区域发生分层的风险。
因此，研究人员正转向基于深度学习的替代模型。有限元仿真能够精确研究单个区域，但将其应用于复杂封装中的所有区域和层会带来高昂的计算成本。初步结果表明，多尺度深度学习模型可以减少在每种情况下重新执行有限元分析的需求，并为更大范围内预测变形和非线性行为提供可行路径。这些模型并不意味着取消物理仿真，而是可以作为替代模型，加快设计探索，并确定需要进行更详细分析的情况。