Die hohen Bandbreitenanforderungen von KI-Lasten bewegen Halbleiterhersteller zu 2,5D- und 3D-Gehäusen, in denen mehrere Chips oder Chiplets auf kleiner Fläche und mit hoher Verbindungsdichte zusammengeführt werden. Die höhere Zahl an Verbindungen löst das Leistungsproblem jedoch nicht allein; sie erschwert zugleich das Wärmemanagement sowie die Kontrolle mechanischer Spannungen und der Elektromigration innerhalb des Gehäuses.
Die am 20. August 2026 in Semiconductor Engineering veröffentlichte Analyse konzentriert sich auf die Rolle des Interposers bei der Bewältigung dieser Herausforderungen. Sie stellt Forschungsergebnisse zur Materialausdehnung, zur Verformung des Gehäuses und zur Schädigung von Redistribution-Layern der Verbindungen vor und behandelt außerdem den Einfluss der Mikrostruktur von Kupfer auf die Lebensdauer der Verbindungsleitungen.
Warum setzt die Industrie auf 2,5D?
3D-Gehäuse erreichen durch die vertikale Stapelung von Chips mithilfe der Hybrid-Bonding-Technologie und Through-Silicon Vias (TSVs) die höchstmögliche Verbindungsdichte. Diese enge Integration bringt jedoch große Herausforderungen bei Ausrichtung, Prüfung und Zuverlässigkeit mit sich. Auch die Wärmeableitung wird schwieriger, da die Größe der aktiven Bauelemente schneller zunimmt als die für die Wärmeabfuhr verfügbare Fläche. Ein Temperaturanstieg kann zur Ausdehnung der TSVs und anschließend zu Spannungen führen, die Risse oder eine Delamination zwischen den Schichten verursachen.
Im Gegensatz dazu platzieren 2,5D-Gehäuse die Chips auf einem passiven Interposer, der Signale zwischen mehreren Chips oder zwischen den Chips und dem Gehäusesubstrat neu verteilt. Dieser Interposer enthält normalerweise Leitungen sowie möglicherweise Kondensatoren und Widerstände, aber keine Transistoren oder anderen Schalter. Daher ist er in Herstellung und Modellierung einfacher als aktive Schaltungen, während ein Teil der Zuverlässigkeitsprobleme dreidimensionaler Gehäuse vermieden wird.
Dass der Interposer ein passives Bauteil ist, bedeutet jedoch nicht, dass sein Design einfach wäre. Er muss Verbindungen und mechanische Unterstützung bereitstellen sowie zur Wärmeableitung beitragen, während das Gehäuse aus Materialien mit stark unterschiedlichen Wärmeausdehnungskoeffizienten (CTE) besteht. Silizium und Kupfer weisen einen vergleichsweise niedrigen Ausdehnungskoeffizienten auf, während sich das Gehäusesubstrat, die Mold-Compound-Masse und organische Underfill-Materialien stärker ausdehnen.
Thermische Verformung ergibt keine einfache Form
Wenn das Gehäuse während der Herstellung erwärmt und abgekühlt wird oder während des Betriebs Widerstandswärme entsteht, dehnen sich die Schichten mit unterschiedlichen Raten aus und ziehen sich zusammen. In einem Gehäuse mit einem einzigen Chip lässt sich dieses Verhalten relativ leichter modellieren, doch die Wärme verteilt sich während des Betriebs nicht gleichmäßig, da sie von den Signalpfaden und den Betriebsmodi innerhalb des Chips abhängt.
Bei der Integration mehrerer Chips nimmt die Komplexität zu. Zwei benachbarte Chips können auf den Interposer und das darunterliegende Substrat entgegengesetzte Spannungen ausüben, wodurch eine sattelartige Verformung statt einer einfachen konkaven oder konvexen Krümmung entsteht. Außerdem kann die Verstärkung eines bestimmten Bereichs zur Verhinderung des Ausbeulens die Spannung in einen anderen Bereich verlagern, anstatt sie zu beseitigen. Dies kann zum Versagen der Verbindung zwischen Interposer und Substrat oder zur Delamination von Redistribution-Layern (RDLs) führen.
Hakjun Kim und seine Kollegen an der Seoul National University stellten fest, dass das thermomechanische Versagen eine der schwierigsten Zuverlässigkeitsherausforderungen bei 2,5D-Gehäusen darstellt. Ming-Sheng Luo und sein Team an der South China University of Technology identifizierten außerdem den Abstand zwischen den Chips sowie die Verbindung zwischen Interposer und Mold-Compound als ausfallgefährdete Bereiche in einem Modell mit zwei Chips und drei Schichten von Redistribution-Leitungen. Für größere Gehäuse schlugen die Forscher die Verwendung von Dummy-Chips vor, also blanken Siliziumscheiben, um die Spannungen auszugleichen.
Das Problem beschränkt sich nicht auf Wärme. Die Aufnahme von Feuchtigkeit kann dazu führen, dass sich Materialien mit unterschiedlichen Raten ausdehnen, und das Feuchteverhalten eines Materials muss nicht unbedingt seinem thermischen Verhalten entsprechen. Dies fügt Zuverlässigkeitsmodellen eine weitere Belastung hinzu, insbesondere bei Fan-Out Wafer-Level Packages.
Elektromigration in Kupferleitungen
Mit zunehmender Stromdichte innerhalb des Gehäuses wird Elektromigration zu einer wichtigeren Ursache für Verbindungsfehler. Dieses Phänomen tritt auf, wenn der hohe Strom Metallatome allmählich bewegt, wodurch sich Hohlräume bilden oder Leitungen beschädigt werden können.
Yi-Quan Lin und seine Kollegen an der National Yang Ming Chiao Tung University untersuchten den Einfluss der Kristallstruktur von Kupferleitungen, die durch galvanische Beschichtungsverfahren hergestellt wurden. Die Ergebnisse zeigten, dass nanokristallines Kupfer offenbar die Anfälligkeit für Elektromigration erhöhen kann, da Korngrenzen die Diffusion erleichtern. Kupfer mit Nanoverzwilligung wies insbesondere nach einer Wärmebehandlung eine starke Kristalltextur des Typs (111) sowie einen hohen Anteil kohärenter Zwillingsgrenzen auf, was dazu beitrug, die Bildung von Oxiden und Hohlräumen zu begrenzen.
Eine weitere mit der ASE Group verbundene Studie zeigte, dass Leitungen mit kleineren Körnern in den während des Betriebs untersuchten RDL-Strukturen eine etwa siebenmal längere Lebensdauer erreichten als Leitungen mit größeren Körnern. Dies deutet darauf hin, dass die Kontrolle der Mikrostruktur eine Möglichkeit zur Verbesserung der Zuverlässigkeit sein könnte, ohne sich ausschließlich auf Legierungszusätze oder isolierende Schichten in den Gräben zu stützen, die den Schaltungswiderstand oder die Fertigungskomplexität erhöhen können.
Was ändert sich in der Praxis?
Es reicht nicht aus, das Interposer-Design nur unter dem Gesichtspunkt der Signaldichte oder der Leitungslänge zu bewerten. Materialauswahl, Chipanordnung, Schichtdicke, Kupferstruktur und Positionen der Verbindungen beeinflussen allesamt die Wärmewege, Spannungen und Lebensdauer des Gehäuses. Eine Lösung, die die Verformung in einem Bereich verringert, kann in einem anderen Bereich das Delaminationsrisiko erhöhen.
Aus diesem Grund wenden sich Forscher ersatzweisen Modellen auf Basis von Deep Learning zu. Die Finite-Elemente-Simulation ermöglicht eine präzise Untersuchung einzelner Bereiche, doch ihre Anwendung auf alle Bereiche und Schichten eines komplexen Gehäuses wird rechnerisch kostspielig. Erste Ergebnisse deuten darauf hin, dass mehrskalige Deep-Learning-Modelle den Bedarf an einer erneuten Durchführung der Finite-Elemente-Analyse für jeden einzelnen Fall verringern und einen praktikablen Weg zur Vorhersage von Verformungen und nichtlinearem Verhalten in größerem Maßstab bieten können. Diese Modelle bedeuten nicht die Abschaffung physikalischer Simulationen, sondern können als Ersatzmodelle dienen, die die Erkundung von Designs beschleunigen und Fälle identifizieren, die eine detailliertere Analyse erfordern.