L’industrie des semi-conducteurs approche d’une étape où les transistors nFET et pFET seront empilés l’un au-dessus de l’autre au sein d’une même structure appelée CFET, au lieu d’être placés côte à côte comme dans les transistors nanosheet actuels. Les entreprises de premier plan devraient commencer à introduire cette structure en production vers 2031, selon la feuille de route d’imec, avec une hausse potentielle de la densité des transistors d’environ 40 %, une amélioration des performances de 50 % et une augmentation de l’efficacité énergétique pouvant atteindre 70 % par rapport aux configurations actuelles, d’après les estimations citées dans l’article.
Mais les gains théoriques ne reposent pas uniquement sur l’empilement. Chaque transistor supplémentaire impose un réseau plus complexe d’interconnexions verticales entre les couches, ainsi qu’entre les transistors, les lignes de signal situées au-dessus et le réseau d’alimentation présent sur la face arrière de la puce. La conception des interconnexions, le choix des matériaux et le contrôle des étapes de fabrication deviennent donc des facteurs aussi déterminants que la formation des canaux eux-mêmes.
Différentes voies pour une même structure
Intel, Samsung, TSMC et IBM développent des CFET, mais chaque entreprise teste une méthode différente pour relier les couches. La plupart des voies s’orientent vers une fabrication monolithique, dans laquelle les couches empilées sont construites au sein d’un même flux de fabrication intégré. IBM adopte quant à elle une approche séquentielle : le premier ensemble de transistors est entièrement fabriqué avant l’ajout du second, avec un léger décalage entre les deux couches afin de faciliter la connexion des lignes d’alimentation et de signal.
Intel explore également des flux monolithiques, ainsi qu’une approche reposant sur un substrat hybride permettant d’utiliser le meilleur type de silicium pour chaque transistor. L’entreprise utilise du silicium d’orientation (100) pour le nFET et du silicium cristallin d’orientation (110) pour le pFET, puis assemble les deux couches au moyen d’une technique de transfert de couches. Selon les résultats mentionnés, cette configuration peut permettre une augmentation effective de la mobilité des porteurs de charge de 3X lorsque le pFET sur (110) est empilé au-dessus du nFET sur (100).
IBM, qui concède sous licence ses conceptions CFET à Rapidus, a décalé les nanosheets supérieures de 10 nm et indiqué que cela avait permis de gagner 20 nm en hauteur de cellule. L’entreprise a montré des distances active-to-active de 50 nm dans la partie inférieure et de 30 nm dans la partie supérieure, avec une épaisseur de gate cut de 20 nm, ce qui permet de réduire la hauteur de cellule de 40 % par rapport à des transistors nanosheet non empilés.
Samsung utilise une structure isolante innovante pour séparer les régions de grille supérieure et inférieure. Lors d’une présentation récente, l’entreprise a expliqué avoir fabriqué des transistors CFET avec un gate pitch de 42 nm et des canaux nanosheet empilés sur trois niveaux pour chacun des deux types de transistors, avec trois couches épitaxiales présentant différentes concentrations de germanium dans la région d’isolation électrique intermédiaire, ou MDI. Cela contribue à régler indépendamment le dipôle de grille et le métal de work-function du nFET et du pFET.
De son côté, TSMC se concentre sur les possibilités d’accès flexible aux points de connexion depuis les deux faces de la puce. Son plan comprend un backside gate contact et deux types de vertical contact plugs pour relier les différentes couches fonctionnelles des cellules SRAM, ainsi que plusieurs techniques de réglage de la tension de seuil Multi-Vt. Cette technique permet de combiner des transistors basse tension pour la vitesse et d’autres haute tension pour réduire la consommation énergétique.
Pourquoi les interconnexions et la fabrication deviennent-elles le goulot d’étranglement ?
Les canaux CFET sont constitués de nanosheets de silicium suspendues, formées au-dessus d’un substrat composé de couches alternées de silicium et de SiGe. Le SiGe est retiré sélectivement pendant l’étape de channel release, tandis que les nanosheets sont entourées d’une couche isolante high-k et d’une grille métallique, toutes deux déposées par dépôt de couches atomiques ALD. Le CFET ajoute une région MDI pour isoler la grille supérieure de la grille inférieure, ce qui accroît le nombre d’étapes et les exigences de contrôle.
La sensibilité augmente avec l’utilisation de l’alimentation par la face arrière, apparue dans le nœud 2 nm. Cette approche exige un wafer bonding avancé, un amincissement de la face arrière et un alignement extrêmement précis entre les deux faces de la puce. Des écarts de seulement quelques nanomètres dans la position du matériau ou l’alignement peuvent entraîner d’importantes pertes de rendement. La distorsion à l’échelle micrométrique ou nanométrique peut également dégrader les performances et accroître les problèmes de fiabilité.
La lithographie EUV est elle aussi confrontée à la rugosité des bords et des lignes, à des défauts aléatoires liés au faible nombre de photons, ainsi qu’au risque d’effondrement des motifs lors de l’utilisation de structures élevées présentant un rapport d’aspect important. Les matériaux situés sous la résine photosensible peuvent améliorer l’adhérence et la précision du transfert du motif, tout en réduisant la rugosité des lignes, tandis que la gravure par faisceau d’ions peut contribuer à éliminer les bords rugueux. Le transfert du motif nécessite une optimisation simultanée des couches de résine, du masque dur en silicium et de la couche de carbone.
La simulation avant la mise en service de la puce
Face à cette complexité, la simulation multiphysique et la fabrication virtuelle sont devenues des outils essentiels pour explorer les voies possibles avant de produire effectivement le silicium. Les modèles comparent le placement du nFET au-dessus du pFET ou l’inverse, ainsi que l’empilement direct et la fabrication séquentielle. Ils mesurent également les fenêtres de procédé, les probabilités de défauts et les effets de la distorsion, des variations d’épaisseur et de la gravure.
Les jumeaux numériques et la simulation des procédés de fabrication permettent de réduire le nombre de puces nécessaires aux étapes de développement. Il est également possible d’intégrer les variations prévues à chaque étape, comme l’épaisseur du dépôt ou la profondeur de la gravure sélective, puis d’utiliser l’apprentissage automatique pour définir des plages de procédé autour de l’état nominal. Cela permet d’identifier plus tôt les options fabricables, au lieu de découvrir un problème de distorsion ou de variation de la densité du cuivre avant l’étape de tape-out.
Qu’est-ce qui change concrètement ?
Les CFET pourraient réduire la hauteur de la cellule standard d’environ 5T à 4T ou moins, selon le procédé, et pourraient également prendre en charge des cellules SRAM plus compactes, comme le passage d’une structure 6T à 4F2. Mais la réduction de surface s’accompagnera d’une charge accrue en matière d’alignement, d’isolation, d’interconnexion et de gestion des variations. La comparaison des voies suivies par les entreprises laisse penser que la suprématie ne sera pas déterminée par la seule structure du transistor, mais par la capacité de chaque fabricant à exercer un contrôle presque atomique des matériaux et des procédés, tout en tirant parti de la lithographie EUV à très haute NA et de la simulation virtuelle pour améliorer le rendement avant l’arrivée de la production commerciale prévue vers 2031.