Las elevadas necesidades de ancho de banda de las cargas de inteligencia artificial están llevando a los fabricantes de semiconductores hacia los paquetes 2.5D y 3D, en los que se reúnen varios chips o chiplets en un espacio reducido y con una alta densidad de interconexión. Sin embargo, aumentar el número de interconexiones no resuelve por sí solo el problema del rendimiento; por el contrario, incrementa la dificultad de gestionar el calor, el esfuerzo mecánico y la electromigración dentro del paquete.
El análisis publicado en Semiconductor Engineering el 20 de agosto de 2026 se centra en el papel del interposer, o intermediario, para abordar estos desafíos. También presenta los resultados de investigaciones sobre la expansión de los materiales, la deformación del paquete y el daño en las capas de redistribución de interconexiones, además del efecto de la microestructura del cobre en la vida útil de las líneas de interconexión.
¿Por qué se orienta la industria hacia 2.5D?
Los paquetes 3D alcanzan la mayor densidad posible de interconexiones mediante el apilamiento vertical de chips, utilizando la tecnología de unión híbrida y vías de silicio a través de la oblea (TSV). Sin embargo, esta estrecha integración plantea grandes desafíos de alineación, prueba y fiabilidad. La disipación del calor también se vuelve más difícil, porque el tamaño de los dispositivos activos aumenta más rápido que el área disponible para evacuar el calor. El incremento de la temperatura puede provocar la expansión de los TSV y, posteriormente, generar esfuerzos que causen grietas o delaminación entre las capas.
En cambio, los paquetes 2.5D colocan los chips sobre un interposer pasivo que redistribuye las señales entre varios chips o entre estos y el sustrato del paquete. Este intermediario suele contener cableado y, posiblemente, condensadores y resistencias, pero no incluye transistores ni otros interruptores. Por ello, es más sencillo que los circuitos activos desde el punto de vista de la fabricación y el modelado, y evita parte de los problemas de fiabilidad de los paquetes tridimensionales.
Sin embargo, que el interposer sea un componente pasivo no significa que su diseño sea fácil. Debe proporcionar las interconexiones y el soporte mecánico, además de contribuir a la disipación del calor, mientras que el paquete está compuesto por materiales que difieren considerablemente en su coeficiente de expansión térmica (CTE). El silicio y el cobre tienen un coeficiente de expansión relativamente bajo, mientras que el sustrato del paquete, el compuesto de moldeo y los materiales orgánicos de underfill se expanden en mayor medida.
La deformación térmica no produce una forma sencilla
Cuando el paquete se calienta y se enfría durante la fabricación, o cuando se genera calor resistivo durante el funcionamiento, las capas se expanden y contraen a velocidades diferentes. En un paquete que contiene un solo chip puede ser relativamente más fácil modelar este comportamiento, pero el calor durante el funcionamiento no se distribuye de manera uniforme, ya que depende de las rutas de señal y de los patrones de trabajo dentro del chip.
La complejidad aumenta al integrar varios chips. Dos chips adyacentes pueden generar esfuerzos opuestos sobre el interposer y el sustrato situado debajo de ellos, lo que produce una deformación similar a una silla de montar, en lugar de una simple curvatura cóncava o convexa. Asimismo, reforzar una zona concreta para evitar el pandeo puede transferir el esfuerzo a otra zona, en vez de eliminarlo. El resultado puede ser el fallo de la unión entre el interposer y el sustrato, o la delaminación de las capas de redistribución de interconexiones (RDL).
Hakjun Kim y sus colegas de Seoul National University descubrieron que el fallo termomecánico representa uno de los desafíos de fiabilidad más difíciles en los paquetes 2.5D. Ming-Sheng Luo y su equipo de South China University of Technology también identificaron la distancia entre los chips y la unión entre el interposer y el compuesto de moldeo como zonas expuestas al fallo en un modelo que incluía dos chips y tres capas de interconexiones redistribuidas. Para los paquetes más grandes, los investigadores propusieron utilizar chips ficticios, es decir, obleas de silicio desnudas, para equilibrar los esfuerzos.
El problema no se limita al calor. La absorción de humedad puede provocar que los materiales se expandan a velocidades diferentes, y el comportamiento higroscópico del material no coincide necesariamente con su comportamiento térmico. Esto añade otra carga a los modelos de fiabilidad, especialmente en los paquetes Fan-Out Wafer-Level Package.
La electromigración en las líneas de cobre
A medida que aumenta la densidad de corriente dentro del paquete, la electromigración se convierte en una causa más importante de fallos en las interconexiones. Este fenómeno ocurre cuando la corriente elevada provoca gradualmente el desplazamiento de los átomos del metal, lo que puede generar huecos o daños en las líneas.
Yi-Quan Lin y sus colegas de National Yang Ming Chiao Tung University estudiaron el efecto de la estructura cristalina de las líneas de cobre fabricadas mediante procesos de galvanoplastia. Los resultados mostraron que el cobre con estructura nanocristalina puede aumentar la susceptibilidad a la electromigración, aparentemente porque los límites de grano facilitan la difusión. En cambio, el cobre con maclas nanométricas, especialmente después del tratamiento térmico, presentó una textura cristalina fuerte de tipo (111) y una elevada proporción de límites de macla coherentes, lo que ayudó a limitar la formación de óxidos y huecos.
Otro estudio relacionado con ASE Group indicó que las líneas con granos más pequeños alcanzaron vidas útiles aproximadamente siete veces mayores que las líneas con granos más grandes en estructuras RDL examinadas durante el funcionamiento. Esto sugiere que controlar la microestructura puede ser una forma de mejorar la fiabilidad sin depender únicamente de aditivos de aleación o capas aislantes dentro de las zanjas, soluciones que pueden aumentar la resistencia del circuito o la complejidad de fabricación.
¿Qué cambia en la práctica?
No basta con evaluar el diseño del interposer desde la perspectiva de la densidad de señales o la longitud de las rutas. La selección del material, la distribución de los chips, el grosor de las capas, la estructura del cobre y las ubicaciones de las interconexiones son factores que influyen en las rutas térmicas, los esfuerzos y la vida útil del paquete. La solución que reduce la deformación en una zona puede aumentar el riesgo de delaminación en otra.
Por esta razón, los investigadores están recurriendo a modelos sustitutos basados en el aprendizaje profundo. La simulación mediante elementos finitos permite estudiar zonas individuales con precisión, pero aplicarla a todas las zonas y capas de un paquete complejo se vuelve costoso desde el punto de vista computacional. Los resultados iniciales indican que los modelos de aprendizaje profundo multiescala pueden reducir la necesidad de volver a ejecutar el análisis de elementos finitos en cada caso y ofrecer una vía práctica para predecir la deformación y los comportamientos no lineales a mayor escala. Estos modelos no implican eliminar la simulación física; pueden funcionar como modelos sustitutos que aceleren la exploración de diseños e identifiquen los casos que requieren un análisis más detallado.