L'industrie des semi-conducteurs est confrontée à un dilemme technique croissant ; alors que les modèles d'intelligence artificielle (IA) évoluent et que leurs charges de travail changent en quelques semaines ou mois, le cycle de conception, de fabrication et de test des puces haute performance prend entre 18 et 24 mois. Cet écart temporel crée un fossé critique qui fait que les puces testées aujourd'hui pourraient devenir sous-optimales ou même technologiquement dépassées au moment de leur arrivée dans les centres de données.
Course contre la montre : le fossé entre le logiciel et le matériel
Historiquement, les processus de test des puces reposaient sur des normes physiques fixes et des résultats déterministes. Mais l'explosion de l'IA générative a imposé une nouvelle réalité. Les puces ne sont plus de simples unités de traitement, mais sont devenues des systèmes complexes nécessitant une optimisation constante. Les experts indiquent que les entreprises peuvent lancer des puces conçues pour un modèle spécifique, pour découvrir à leur arrivée sur le marché que les besoins du marché ont évolué, passant du traitement de vastes matrices de GPU à un mélange d'accélérateurs spécialisés (Accelerators) gérant des agents intelligents (AI Agents), ce qui nécessite des capacités de mémoire et de distribution d'énergie totalement différentes.
Complexités de l'encapsulation avancée et du test des « chiplets »
Avec la tendance vers l'architecture des « chiplets » et l'encapsulation avancée, les points de test requis ont considérablement augmenté. Le test ne se limite plus à l'inspection des connexions électriques, mais s'étend à :
- L'intégration mécanique et thermique : étant donné que les charges de travail de l'IA peuvent exercer une pression sur certaines parties de l'assemblage plus que d'autres, ce qui nécessite une simulation multiphysique (Multiphysics) pour surveiller les gradients thermiques.
- Le test des substrats (Substrate Testing) : avec l'intégration de composants actifs à l'intérieur du substrat, le test fonctionnel est passé du niveau de la puce au niveau de l'encapsulation.
- La transition des wafers aux panneaux : le passage de l'utilisation de wafers circulaires (Wafers) à des panneaux plats (Panels) pour améliorer la productivité nécessite des équipements et des processus de test entièrement nouveaux.
Le dilemme des données fragmentées et des silos d'informations
Les processus de test sont actuellement répartis entre les usines de semi-conducteurs (Fabs) et les fournisseurs de services d'encapsulation et de test externes (OSATs). Cette répartition géographique et technique crée des « silos de données » (Data Silos) ; chaque partie possède ses propres logiciels de test et ses propres flux de travail, et les données ne sont souvent pas partagées entre ces parties pour protéger la propriété intellectuelle. Cette interruption du flux d'informations rend difficile le suivi précis des mécanismes de défaillance sur l'ensemble de la chaîne d'approvisionnement, ce qui est vital lors de la manipulation de puces à haute valeur ajoutée.
Pourquoi cette nouvelle est-elle importante ?
L'importance capitale réside dans le coût économique de l'échec. À l'ère des téléphones mobiles, une erreur dans l'inspection d'une puce était coûteuse mais gérable. À l'ère de l'intelligence artificielle, une seule puce peut faire partie d'une unité de traitement dans une baie (Rack) dont la valeur se situe entre 30 000 et 50 000 dollars. Toute erreur d'inspection ou défaillance soudaine due à la « corruption silencieuse des données » (Silent Data Corruption) signifie une perte financière massive et une perte de fiabilité dans les centres de données sensibles. Par conséquent, l'accent passe du simple « test lors de la fabrication » à la « surveillance continue » et à la capacité de prédire la durée de vie et la fiabilité de la puce sous la pression de charges de travail changeantes.