シルバコ（Silvaco）は、理想的な設計とフォトニック集積回路（PIC）の実際の性能とのギャップを埋めることを目的とした、ファブ技術共最適化（FTCO：Fab Technology Co-Optimization）の高度なワークフローの詳細を明らかにしました。このような回路の効率は、側壁角度、クリティカルディメンションのばらつき、膜厚の差異、ラインエッジ粗さといった現実的な要因によって影響を受けることが多く、理論上の設計のみに基づく従来のシミュレーションでは、これらの詳細を正確に捉えることができませんでした。
この新しいシステムは、GDSレイアウトのインポート、3次元プロセスシミュレーション、GPUアクセラレーションを活用した時間領域差分法（FDTD）、実験計画法（DOE）、およびAIベースのサロゲートモデリングを統合しています。技術的な結果として、実際の製造変数をモデルに組み込むことで、事前に記録された実験結果と高い精度で一致させることが可能になることが示されています。
実務上の変更点
新しいワークフローにより、4つの異なる製造変数の25通りの独自の組み合わせを含む方向性結合器の実験計画法（Directional Coupler DOE）のテスト処理が可能になります。このモデルでは、3次元FDTDで6,500万セルという膨大なメッシュサイズが必要となりますが、NVIDIA A100GPUを搭載した1台のワークステーション上で10時間未満で完了します。
この統合によりデジタルツインが構築され、エンジニアやシミュレーションの専門家ではない人々にとっても、製造プロセスの条件とチップの最終的な性能レベルの関係性を直感的かつ即座に理解できるようになります。これは、実際の生産ラインに移行する前に光学設計の評価を容易にするための重要な変革であると、同社は述べています。
このニュースが重要な理由
フォトニック集積回路は、次世代の通信、データセンター、ハイパフォーマンス・コンピューティング（HPC）における不可欠な基盤ですが、光が製造上の微小な変化に対して敏感であるため、その迅速な市場投入が妨げられてきました。精度の高いプロセスシミュレーションと、GPUおよびAIによる計算の高速化を統合することにより、チップの光学的挙動予測における最大の障壁の一つが取り除かれ、開発サイクルの短縮や、製造実験の繰り返しに伴う多大なコストの削減につながります。