Die Halbleiterindustrie nähert sich einer Phase, in der nFET- und pFET-Transistoren innerhalb einer einzigen Struktur übereinandergestapelt werden – einer Struktur, die als CFET bekannt ist –, anstatt sie wie bei aktuellen Nanosheet-Transistoren nebeneinander anzuordnen. Nach der Roadmap von imec wird erwartet, dass führende Unternehmen diese Struktur ab etwa 2031 in die Produktion bringen. Den in diesem Beitrag genannten Schätzungen zufolge könnte die Transistordichte dabei um etwa 40 % steigen, die Leistung um 50 % verbessert und die Energieeffizienz gegenüber den derzeitigen Anordnungen um bis zu 70 % erhöht werden.
Die theoretischen Vorteile hängen jedoch nicht allein von der Stapelung ab. Jeder zusätzliche Transistor erfordert ein komplexeres Netzwerk vertikaler Verbindungen zwischen den Schichten sowie von den Transistoren zu den darüberliegenden Signalleitungen und zum Stromversorgungsnetz auf der Rückseite des Wafers. Daher werden das Verbindungsdesign, die Materialauswahl und die Kontrolle der Fertigungsschritte ebenso entscheidend wie die Formung der Kanäle selbst.
Unterschiedliche Wege zu einer Struktur
Intel, Samsung, TSMC und IBM arbeiten an der Entwicklung von CFET, doch jedes Unternehmen erprobt einen anderen Ansatz zur Verbindung der Schichten. Die meisten Ansätze tendieren zur monolithischen Fertigung, bei der die gestapelten Schichten in einem einzigen integrierten Fertigungsablauf aufgebaut werden. IBM verfolgt dagegen einen sequenziellen Ansatz, bei dem die erste Transistorgruppe vollständig gefertigt wird, bevor die zweite Gruppe hinzugefügt wird. Dabei werden die beiden Schichten leicht gegeneinander versetzt, um die Verbindung der Stromversorgungs- und Signalleitungen zu erleichtern.
Intel untersucht ebenfalls monolithische Fertigungsabläufe sowie einen Ansatz auf Basis eines hybriden Substrats, der die Verwendung des jeweils geeigneteren Siliziums für jeden Transistor ermöglicht. Das Unternehmen verwendet Silizium mit (100)-Orientierung für den nFET und kristallines Silizium mit (110)-Orientierung für den pFET und verbindet die beiden Schichten anschließend mithilfe einer Schichttransfertechnik. Den genannten Ergebnissen zufolge kann diese Anordnung beim Stapeln eines pFET auf (110) über einem nFET auf (100) eine effektive Steigerung der Ladungsträgerbeweglichkeit um 3X erreichen.
IBM, das seine CFET-Designs an Rapidus lizenziert, hat die oberen Nanosheets um 10 nm versetzt und angegeben, dass dadurch 20 nm an Zellhöhe eingespart wurden. Das Unternehmen zeigte active-to-active-Abstände von 50 nm im unteren und 30 nm im oberen Bereich sowie eine gate-cut-Dicke von 20 nm. Dadurch lässt sich die Zellhöhe im Vergleich zu nicht gestapelten Nanosheet-Transistoren um 40 % reduzieren.
Samsung verwendet eine innovative Isolatorstruktur zur Trennung der oberen und unteren Gate-Bereiche. In einer aktuellen Präsentation erklärte das Unternehmen, CFET-Transistoren mit einem Gate-Pitch von 42 nm und dreifach gestapelten Nanosheet-Kanälen für beide Transistortypen gefertigt zu haben. Dabei kommen drei Epitaxieschichten mit unterschiedlichen Germaniumkonzentrationen innerhalb des mittleren elektrischen Isolationsbereichs beziehungsweise MDI zum Einsatz. Dies unterstützt die unabhängige Einstellung des Gate-Dipols und des Work-Function-Metalls für nFET und pFET.
TSMC konzentriert sich seinerseits auf die Möglichkeiten eines flexiblen Zugangs zu den Verbindungspunkten von beiden Seiten des Wafers. Der Plan umfasst einen backside gate contact und zwei Arten vertikaler contact plugs zur Verbindung der verschiedenen Funktionsebenen in SRAM-Zellen sowie mehrere Techniken zur Einstellung des Schwellenspannungswerts Multi-Vt. Diese Technik ermöglicht die Kombination von Niederspannungstransistoren für hohe Geschwindigkeit mit Hochspannungstransistoren zur Verringerung des Energieverbrauchs.
Warum werden Verbindungen und Fertigung zum Engpass?
CFET-Kanäle bestehen aus aufgehängten nanoskaligen Siliziumschichten, die auf einem Substrat aus abwechselnden Silizium- und SiGe-Schichten erzeugt werden. Das SiGe wird während der Phase channel release selektiv entfernt, während die Schichten von einer high-k-Isolatorschicht und einem Metall-Gate umgeben werden, die mittels Atomlagenabscheidung ALD aufgebracht werden. CFET fügt einen MDI-Bereich hinzu, um das obere vom unteren Gate zu isolieren, wodurch die Zahl der Schritte und die Anforderungen an die Prozesskontrolle steigen.
Die Empfindlichkeit nimmt durch die Verwendung einer Stromversorgung von der Rückseite zu, die beim 2-nm-Knoten eingeführt wurde. Dieser Ansatz erfordert fortschrittliches wafer bonding, das Ausdünnen der Rückseite und eine äußerst präzise Ausrichtung zwischen den beiden Seiten des Wafers. Bereits Abweichungen von wenigen Nanometern bei der Materialposition oder der Ausrichtung können zu erheblichen Ertragseinbußen führen. Auch Verwindungen auf Mikro- oder Nanoebene können die Leistung beeinträchtigen und Zuverlässigkeitsprobleme verstärken.
Die EUV-Lithografie ist ihrerseits mit Kanten- und Linienrauheit sowie zufälligen Defekten konfrontiert, die mit der geringen Photonenzahl zusammenhängen. Hinzu kommt das Risiko eines Musterkollapses bei hohen Strukturen mit großem Seitenverhältnis. Materialien unterhalb des Fotolacks können die Haftung und die Genauigkeit der Musterübertragung verbessern und die Linienrauheit verringern, während das Ätzen mit einem Ionenstrahl zur Entfernung rauer Kanten beitragen kann. Die Musterübertragung erfordert eine gleichzeitige Optimierung der Lackschichten, der harten Siliziummaske und der Kohlenstoffschicht.
Simulation vor dem Betrieb des Wafers
Angesichts dieser Komplexität sind Multiphysik-Simulationen und virtuelle Fertigung zu grundlegenden Werkzeugen geworden, um Prozesspfade zu untersuchen, bevor tatsächlich Silizium produziert wird. Die Modelle vergleichen die Anordnung des nFET über dem pFET oder umgekehrt sowie direktes Stapeln und sequenzielle Fertigung. Außerdem messen sie Prozessfenster, Defektwahrscheinlichkeiten sowie die Auswirkungen von Verwindungen, Dickenabweichungen und Ätzvorgängen.
Digitale Zwillinge und die Simulation von Fabrikprozessen ermöglichen es, die Zahl der in den Entwicklungsphasen benötigten Wafer zu reduzieren. Zudem können die erwarteten Abweichungen bei jedem Schritt, etwa die Abscheidungsdicke oder die Tiefe des selektiven Ätzens, einbezogen werden. Anschließend lässt sich maschinelles Lernen einsetzen, um Prozessbereiche rund um den Nennzustand abzubilden. Dadurch können fertigungstaugliche Optionen frühzeitig bestimmt werden, anstatt ein Problem mit Verwindungen oder der Kupferdichtetoleranz erst vor der Tape-out-Phase zu entdecken.
Was ändert sich in der Praxis?
CFET kann die Höhe der Standardzelle je nach Prozess von etwa 5T auf 4T oder weniger reduzieren und könnte außerdem kompaktere SRAM-Zellen unterstützen, etwa den Übergang von einer 6T- zu einer 4F2-Struktur. Die Verringerung der Fläche wird jedoch mit einem höheren Aufwand für Ausrichtung, Isolation, Verbindungstechnik und Toleranzmanagement einhergehen. Der Vergleich der Unternehmensansätze deutet darauf hin, dass der Vorsprung nicht allein durch die Transistorstruktur entschieden wird, sondern durch die Fähigkeit jedes Herstellers, eine nahezu atomare Kontrolle über Materialien und Prozesse zu erreichen und dabei High-NA-EUV-Lithografie sowie virtuelle Simulationen zu nutzen, um den Ertrag vor dem erwarteten kommerziellen Produktionsstart um 2031 zu optimieren.