La industria de los semiconductores se acerca a una etapa de apilamiento de transistores nFET y pFET uno sobre otro dentro de una única estructura conocida como CFET, en lugar de colocarlos uno al lado del otro como en los transistores nanosheet actuales. Se espera que las empresas líderes comiencen a introducir esta estructura en producción alrededor de 2031, según la hoja de ruta de imec, con un posible aumento de la densidad de transistores de aproximadamente el 40%, una mejora del rendimiento del 50% y un incremento de la eficiencia energética de hasta el 70% frente a las configuraciones actuales, según las estimaciones incluidas en el artículo.
Sin embargo, las ganancias teóricas no dependen únicamente del apilamiento. Cada transistor adicional impone una red más compleja de interconexiones verticales entre las capas, así como entre los transistores, las líneas de señal situadas encima y la red eléctrica ubicada en la parte posterior de la oblea. Por ello, el diseño de las interconexiones, la selección de materiales y el control de los pasos de fabricación se convierten en factores tan decisivos como la formación de los propios canales.
Diferentes rutas para una misma estructura
Intel, Samsung, TSMC e IBM trabajan en el desarrollo de CFET, pero cada empresa prueba un método diferente para conectar las capas. La mayoría de las rutas se inclinan por la fabricación monolítica, en la que las capas apiladas se construyen dentro de un único flujo de fabricación integrado. IBM, en cambio, adopta un enfoque secuencial en el que el primer conjunto de transistores se fabrica por completo antes de añadir el segundo, con un ligero desplazamiento entre ambas capas para facilitar la conexión de las líneas de alimentación y señal.
Intel también explora flujos monolíticos, además de un enfoque basado en un sustrato híbrido que permite utilizar el mejor tipo de silicio para cada transistor. La empresa emplea silicio con orientación (100) para el nFET y silicio cristalino con orientación (110) para el pFET, y después combina ambas capas mediante una técnica de transferencia de capas. Según los resultados mencionados, esta configuración puede lograr un aumento efectivo de la movilidad de carga de 3X al apilar un pFET sobre (110) encima de un nFET sobre (100).
IBM, que licencia sus diseños de CFET a Rapidus, desplazó las nanosheets superiores 10nm y afirmó que esto proporcionó 20nm de altura de celda. La empresa mostró distancias active-to-active de 50nm en la parte inferior y 30nm en la superior, con un gate cut de 20nm, lo que permite reducir la altura de la celda en un 40% frente a los transistores nanosheet no apilados.
Samsung utiliza una estructura aislante innovadora para separar las regiones de puerta superior e inferior. En una presentación reciente, la empresa explicó que fabricó transistores CFET con un gate pitch de 42nm y canales nanosheet apilados en tres niveles para cada tipo de transistor, con tres capas epitaxiales con diferentes concentraciones de germanio dentro de la región de aislamiento eléctrico intermedio, o MDI. Esto ayuda a ajustar de forma independiente el dipolo de puerta y el metal de work-function para el nFET y el pFET.
Por su parte, TSMC se centra en las posibilidades de acceso flexible a los puntos de conexión desde ambos lados de la oblea. Su plan incluye backside gate contact y dos tipos de vertical contact plugs para conectar las distintas capas funcionales de las celdas SRAM, además de varias técnicas de ajuste del valor de tensión umbral Multi-Vt. Esta tecnología permite combinar transistores de baja tensión para obtener velocidad con otros de alta tensión para reducir el consumo energético.
¿Por qué las interconexiones y la fabricación se convierten en el cuello de botella?
Los canales CFET están formados por nanosheets de silicio suspendidas, creadas sobre un sustrato compuesto por capas alternas de silicio y SiGe. El SiGe se elimina selectivamente durante la etapa de channel release, mientras que una capa dieléctrica high-k y una puerta metálica rodean las láminas y se depositan mediante deposición de capas atómicas ALD. El CFET añade una región MDI para aislar la puerta superior de la inferior, lo que incrementa el número de pasos y las exigencias de control.
La sensibilidad aumenta con el uso de alimentación desde la parte posterior, que apareció en el nodo de 2nm. Este enfoque requiere un wafer bonding avanzado, el adelgazamiento de la parte posterior y una alineación extremadamente precisa entre ambos lados de la oblea. Diferencias de apenas unos nanómetros en la posición del material o en la alineación pueden provocar grandes pérdidas de rendimiento de fabricación. Asimismo, la deformación a escala micro o nanométrica puede debilitar el rendimiento e incrementar los problemas de fiabilidad.
La litografía EUV también afronta la rugosidad de los bordes y las líneas, defectos aleatorios relacionados con el bajo número de fotones y, además, el riesgo de colapso de los patrones al utilizar estructuras altas con una gran relación de aspecto. Los materiales situados bajo la fotorresistencia pueden mejorar la adhesión y la precisión de transferencia del patrón, además de reducir la rugosidad de las líneas, mientras que el grabado mediante haz de iones puede ayudar a eliminar los bordes rugosos. La transferencia del patrón requiere una optimización simultánea de las capas de resistencia, máscara dura de silicio y carbono.
La simulación antes de poner en funcionamiento la oblea
Ante esta complejidad, la simulación multifísica y la fabricación virtual se han convertido en herramientas esenciales para explorar las rutas antes de producir físicamente el silicio. Los modelos comparan la colocación del nFET sobre el pFET o a la inversa, así como el apilamiento directo y la fabricación secuencial; también miden las ventanas de proceso, las probabilidades de defectos y los efectos de la deformación, las variaciones de grosor y el grabado.
Los gemelos digitales y la simulación de los procesos de las fábricas permiten reducir el número de obleas necesarias durante las etapas de desarrollo. También es posible introducir la variación prevista en cada paso, como el grosor del depósito o la profundidad del grabado selectivo, y después utilizar aprendizaje automático para trazar ventanas de proceso alrededor del estado nominal. Esto permite identificar pronto las opciones fabricables, en lugar de descubrir un problema de deformación o de variación de la densidad del cobre antes de la fase de tape-out.
¿Qué cambia en la práctica?
Los CFET pueden reducir la altura de la celda estándar de aproximadamente 5T a 4T o menos, según el proceso, y también pueden admitir celdas SRAM más compactas, como el paso de una estructura 6T a 4F2. Sin embargo, la reducción del área conllevará una mayor carga en materia de alineación, aislamiento, interconexión y gestión de las variaciones. La comparación entre las rutas de las empresas sugiere que la ventaja no la decidirá únicamente la estructura del transistor, sino la capacidad de cada fabricante para lograr un control casi atómico de los materiales y los procesos, aprovechando al mismo tiempo la litografía EUV de alta NA y la simulación virtual para mejorar el rendimiento de fabricación antes de llegar a la producción comercial prevista alrededor de 2031.