半导体行业正接近这样一个阶段：将nFET和pFET晶体管堆叠在同一结构中，这种结构被称为CFET，而不是像当前的nanosheet晶体管那样将二者并排放置。根据imec路线图，业界领先企业预计将在2031年前后开始将这种结构投入生产。与当前布局相比，据本文所述估计，晶体管密度可能提高约40%，性能提升50%，能效最高提升70%。
但理论收益并不只取决于堆叠本身。每增加一个晶体管，就会带来更复杂的垂直互连网络，包括层与层之间的连接、晶体管与其上方信号线之间的连接，以及与位于晶圆背面的电源网络之间的连接。因此，互连设计、材料选择和制造步骤控制，与沟道本身的形成同样成为决定性因素。
同一结构的不同路径
Intel、Samsung、TSMC和IBM都在开发CFET，但每家公司都在测试不同的层间连接方式。大多数路径倾向于单片式制造，即在一条集成制造流程中构建堆叠层。而IBM则采用顺序式方法：先完整制造第一组晶体管，再添加第二组晶体管，并在两层之间进行轻微错位，以便连接电源线和信号线。
Intel也在探索单片式流程，同时研究一种基于混合衬底的方法，使每种晶体管都能使用更合适的硅材料。该公司为nFET使用(100)取向的硅，为pFET使用(110)取向的晶体硅，然后通过层转移技术将两层结合。根据所述结果，在(100)取向的nFET上堆叠(110)取向的pFET，可实现3X的有效载流子迁移率提升。
IBM将其CFET设计授权给Rapidus。该公司将顶部纳米片错开10nm，并表示这为晶胞高度节省了20nm。该公司展示了下部50nm、上部30nm的active-to-active间距，以及20nm的gate cut厚度，从而能够将晶胞高度相比未堆叠的nanosheet晶体管缩小40%。
Samsung采用了一种创新的介电结构，用于分隔上下栅极区域。在近期展示中，该公司说明其制造了栅极pitch为42nm的CFET晶体管，并为两种晶体管分别堆叠了三层nanosheet沟道。在中间电隔离区域，即MDI中，还包含三层具有不同锗浓度的外延层。这有助于对nFET和pFET分别调节栅极偶极和功函数金属。
TSMC则专注于从晶圆两侧灵活访问连接点的能力。其计划包括背面栅极接触（backside gate contact）和两种垂直接触插塞（vertical contact plugs），用于连接SRAM单元中的不同功能层，同时还包括多种用于调节阈值电压的Multi-Vt技术。这项技术可以将低电压晶体管与高电压晶体管混合使用，前者用于提高速度，后者用于降低功耗。
为什么互连和制造会成为瓶颈？
CFET沟道由悬空的纳米硅片构成，这些纳米硅片在由硅和SiGe交替层组成的衬底上形成。在channel release阶段选择性去除SiGe，随后通过原子层沉积（ALD）在纳米片周围沉积high-k介电层和金属栅极。CFET还增加了用于隔离上下栅极的MDI区域，从而增加了步骤数量和控制要求。
随着背面供电的采用，敏感性进一步提高，该技术已出现在2nm节点中。这种方法需要先进的晶圆键合、背面减薄，以及对晶圆两面的极高精度对准。材料位置或对准误差即使不超过几纳米，也可能导致良率大幅损失。此外，微米级或纳米级翘曲也可能削弱性能并增加可靠性问题。
EUV光刻同样面临边缘和线条粗糙度、与光子数量减少相关的随机缺陷，以及在使用高纵横比高耸结构时图形倒塌的风险。光刻胶下方的材料可以改善附着力和图形转移精度，并降低线条粗糙度；离子束刻蚀则可能有助于去除粗糙边缘。图形转移需要同时优化光刻胶层、硅硬掩模和碳层。
在晶圆运行前进行仿真
面对这种复杂性，多物理场仿真和虚拟制造已成为在实际生产硅片之前探索路径的基本工具。模型会比较将nFET置于pFET之上或反之的方案，也会比较直接堆叠与顺序制造，并测量工艺窗口、缺陷概率，以及翘曲、厚度变化和刻蚀的影响。
数字孪生和工厂流程仿真能够减少开发阶段所需的晶圆数量。还可以将每一步中预期的变化纳入模型，例如沉积厚度或选择性刻蚀深度，然后利用机器学习围绕标称状态绘制工艺范围。这样便能及早确定可制造的选项，而不是直到流片（tape-out）前才发现翘曲或铜密度变化问题。
实际会发生哪些变化？
根据具体工艺，CFET可能将标准晶胞高度从约5T降低至4T或更低，也可能支持更紧凑的SRAM单元，例如从6T结构转向4F2。但面积缩减将伴随更大的对准、隔离、互连和变化管理负担。各家公司路径之间的比较表明，最终胜负不会仅由晶体管结构本身决定，而将取决于每家制造商对材料和工艺实现近乎原子级控制的能力，同时还要利用高NA EUV光刻和虚拟仿真，在预计于2031年前后实现商业化生产之前提高良率。