Die Phasen des Testens, Messens, Inspektierens und Fertigens von Chips sind nicht mehr eindeutig voneinander getrennte Prozesse, da die Industrie zu Technologieknoten unter 2 Nanometern übergeht. Je näher die Abmessungen an den Angström-Bereich heranreichen, desto kleiner wird die Fehlertoleranz, und äußerst geringe Veränderungen, die bis zur Größenordnung eines einzelnen Atoms reichen können, sind in der Lage, das Verhalten oder die Zuverlässigkeit eines Chips zu beeinflussen. Eine am 10. September 2026 von Semiconductor Engineering veröffentlichte Analyse zeigt, wie diese Bedingungen Hersteller und Systementwickler dazu bewegen, den Daten- und Testfluss über den gesamten Produktlebenszyklus hinweg neu zu organisieren.
Bei älteren Technologieknoten boten die Dicke der Substrate und die Stabilität der Strukturen einen Spielraum, der es ermöglichte, bestimmte Fertigungsprobleme zu isolieren oder später zu beheben. Bei fortschrittlichen Technologieknoten sind die Dies dagegen dünner geworden, und die Abhängigkeit von Chiplets, dreidimensionaler Verpackung und Hybrid-Bonding nimmt zu. Eine herkömmliche Wafer-Sonde kann eine Oxidschicht oder ein Via beschädigen, während ein nach der Entfernung eines temporären Materials zurückgebliebenes Nanopartikel ein kostspieliges Multi-Die-Gehäuse in ein fehlerhaftes Produkt verwandeln kann.
Tests sind keine einzelne Phase mehr
Lee Harrison, Director of Automotive Integrated Circuit Solutions bei Siemens EDA, zufolge vermeiden einige Kunden die Prüfung von Verbindungspunkten, die tatsächlich für das Bonding verwendet werden sollen, und greifen stattdessen auf Opferpunkte zurück, um die endgültigen Strukturen zu schützen. Mit der zunehmenden Verwendung von Hybrid-Bonding und ultradünnen Chips kann eine Prüfung vor oder nach dem Bonding geeigneter werden als der Versuch, die Hybridverbindung selbst zu testen, die während der Messung beschädigt werden könnte.
Dies wirkt sich auch auf das Systemdesign aus. Rob Kruger, Director of Product Management für die Strategie von Multi-Die und 3D-IP bei Synopsys, sagte, dass Rechenzentren für künstliche Intelligenz auf redundante Servercluster setzen, um Fertigungsproblemen Rechnung zu tragen. Ein Fehler in einer dreidimensionalen Verbindung oder in einem Multi-Die-Gehäuse kann eine große Gruppe von Funktionen beeinträchtigen, nicht nur einen einzelnen Pfad. Deshalb werden Dies vor und nach der Verpackung getestet, und es kommen Reparatur- oder Umverteilungsmechanismen zum Einsatz; diese Ansätze werden auf UCIe und die dreidimensionale Kommunikation angewandt.
In der Praxis verlagert dieser Ansatz einen Teil des Zuverlässigkeitsspielraums vom einzelnen Die auf die Ebene des Gehäuses und des Systems. Außerdem ermöglicht er hierarchische Tests, integrierte Selbsttests und regelmäßige Tests während des Betriebs, um den Wartungsbedarf zu erkennen, bevor ein weitreichender Ausfall eintritt.
Das Problem besteht nicht nur in der größeren Zahl von Defekten
Mit der Verkleinerung der Strukturen steigt die Empfindlichkeit der Inspektionswerkzeuge, doch eine höhere Empfindlichkeit führt nicht zwangsläufig zu besseren Entscheidungen. Prasad Bachiraju, Senior Director of Business Development bei Onto Innovation, sagte, dass Inspektionswerkzeuge Millionen von Indikatoren auf dem Wafer erfassen können, darunter normale lokale Veränderungen, die wie Defekte erscheinen. Noam Brousard, Vice President of Solution Engineering bei proteanTecs, erklärte, dass Inspektionssignale allein nicht mehr ausreichen, um festzustellen, ob der Indikator tatsächlich zu einem funktionalen Problem oder zu einem Zuverlässigkeitsproblem führen wird.
Aus diesem Grund müssen Fertigungsanlagen mehrere Indikatoren erfassen, etwa Prozessveränderungen, Temperatur und Spannung, und anschließend die Beziehung zwischen ihnen sowie ihre tatsächlichen Auswirkungen auf die Logik analysieren. Eine erhöhte Temperatur kann in einem Fall normal sein, in einer gestapelten Struktur jedoch aufgrund thermischer Kopplung oder Eigenerwärmung die Timing-Marge in einer benachbarten Schicht verringern. Dieser Punkt verdeutlicht den Unterschied zwischen der alleinigen Messung der Temperatur und der Feststellung, ob die Temperatur tatsächlich ein Timing-Risiko verursacht hat.
Die Messgenauigkeit reicht bis ins Innere des Gehäuses
Die Überwachung der Waferoberfläche reicht nicht aus, wenn die Schichten dünner werden und die Packungsdichte zunimmt. Juliette Vandermeer, Product Marketing Manager bei Bruker Semiconductor, wies darauf hin, dass der bei Wafern bekannte Verzug mit Mikrorissen zusammenhängen kann, was eine eingehendere Untersuchung der Metallschichten erfordert. Zur Erkennung dieser Probleme, bevor sie zu einem strukturellen Zusammenbruch führen, kann Live-Röntgenbeugungsbildgebung eingesetzt werden, die auch als Röntgen-Computertomografie bezeichnet wird.
Die Prozessspezifikationen müssen in dieser Phase im Angström-Bereich kontrolliert werden, während die Messspezifikationen laut der Analyse ein Niveau unterhalb eines Angströms erreichen müssen. Außerdem kann sich ein Fehler in einer frühen Phase des Schichtwachstums, der Temperaturregelung oder der Rauheit der Grenzflächen bis in die Endphasen auswirken, wodurch eine isolierte Betrachtung der einzelnen Schritte weniger realistisch wird.
Lesart von certi.news: Daten werden zu einer Fertigungsebene
Die wichtigste Veränderung besteht nicht lediglich in der Ergänzung neuer Messwerkzeuge, sondern darin, dass die Daten selbst zu einer Koordinationsebene zwischen Entwurf, Fertigung, Verpackung, Test und Betrieb werden. David Fried, Chief AI Officer und Executive Vice President bei Semiverse Solutions, einer Tochtergesellschaft von Lam Research, sagte, dass Simulation, Modellierung und virtuelle Optimierung dazu beitragen, die Abhängigkeit davon zu verringern, eine enorme Zahl physischer Teile zu testen, um die Grenzen jeder möglichen Veränderung zu bestimmen. Die Quelle bietet jedoch keine Lösung, die die Komplexität beseitigt: Hunderte Prozesse müssen weiterhin zusammenarbeiten, und der gesamte Raum ihrer Veränderungen kann nicht allein mit Hardware erkundet werden.
Damit verbunden ist eine von John Kibarian, CEO von PDF Solutions, beschriebene Orchestrierungsebene, die Produktentwicklungsdaten sowie PLM-, ERP- und MES-Systeme mit Daten zur Fertigungsausbeute und zur Designautomatisierung verknüpft. Ziel ist, dass der Chip oder das Die vor der Verpackung den jeweils geeignetsten Pfad kennt und dass Systeme der künstlichen Intelligenz Entscheidungen auf Grundlage des vollständigen Bildes statt isolierter Daten treffen können.
Für Chiphersteller sowie Anbieter von EDA-, Test- und Messtechnik bedeutet dies, dass der Wettbewerb nicht auf die Genauigkeit eines einzelnen Werkzeugs beschränkt bleiben wird. Unternehmen, die 3D-Gehäuse, Multi-Die-Systeme und große Rechenzentren entwickeln, sind unmittelbar davon betroffen, wie gut sie Ausfälle erkennen, von normalen Veränderungen unterscheiden und die Zuverlässigkeit nach der Bereitstellung verwalten können. Offen bleiben Fragen zu den Kosten der Infrastruktur, die zur Verarbeitung dieses Datenvolumens erforderlich ist, zur Vereinheitlichung der Daten zwischen den Anbietern und dazu, wann automatisierte Systeme in der Lage sein werden, ohne menschliches Eingreifen über eine Reparatur oder Umleitung zu entscheiden.