Les pressions exercées par l’intelligence artificielle ne concernent pas uniquement les processeurs et la mémoire HBM : chaque opération d’entraînement ou d’inférence produit des données qui doivent être stockées, transférées et consultées rapidement. Une analyse publiée par Semiconductor Engineering soutient que le prochain goulot d’étranglement de l’infrastructure d’intelligence artificielle pourrait être lié à la manière dont la mémoire NAND haute densité est conditionnée, plutôt qu’à la seule augmentation du nombre de cellules à l’intérieur de la puce.
Il s’agit d’une analyse publiée dans un contenu sponsorisé de Amkor. Certaines prévisions qui y figurent doivent donc être considérées comme des estimations industrielles ou comme la vision d’un acteur du secteur du conditionnement, et non comme l’annonce d’un produit précis. Le contenu offre néanmoins une image utile des problèmes d’ingénierie qui accompagnent l’augmentation de la capacité de stockage dans les centres de données, les appareils et les véhicules.
La demande de NAND s’étend au-delà du marché grand public
Selon les données de Yole Group pour 2024, la valeur du marché de la mémoire autonome a atteint 170 milliards de dollars, après un rebond annuel de 78 % faisant suite à deux années de recul. La DRAM, y compris la HBM, représentait environ 57 % des revenus, contre 40 % pour la NAND. À l’entrée de l’année 2026, les fabricants orientent davantage de capacités de production vers la HBM et les nœuds DRAM avancés, tandis que la HBM a dépassé 10 % du marché total de la mémoire, selon l’article.
Cette concentration pourrait limiter les investissements disponibles pour accroître les capacités de production de DRAM traditionnelle et de NAND, à un moment où la demande de NAND ne diminue pas. Les centres de données ont besoin de disques SSD pour les serveurs d’intelligence artificielle, la proportion d’ordinateurs portables équipés de SSD augmente et les smartphones haut de gamme s’orientent vers des capacités plus élevées. Les systèmes automobiles, notamment dans les véhicules électrifiés et connectés, ont besoin d’un stockage solide fiable pour faire fonctionner leurs fonctionnalités et traiter leurs données.
L’article utilise des exemples de croissance des données pour illustrer la pression cumulative : transférer un film de deux heures d’une résolution 1080p vers la 4K augmente le volume de données d’environ 4,7 fois, tandis que la taille des images a presque triplé lors du passage d’appareils photo de téléphone de 12 mégapixels à 48 mégapixels. La taille d’un extrait audio de trois minutes peut également être multipliée par six lors du passage du MP3 compressé à des formats immersifs tels que Dolby Atmos. Les technologies de codage apportent une aide, mais elles n’éliminent pas la nécessité d’accroître la densité de la mémoire.
De dizaines de boîtiers à un seul boîtier
L’article présente l’évolution du point de vue de l’espace requis. En 2010, le stockage de 2 téraoctets, alors que la NAND planaire bidimensionnelle dominait, nécessitait plus de 50 puces eMMC, avec un boîtier d’environ 17×22 millimètres par puce. La NAND 3D a ensuite changé la donne à partir de 2013 grâce à l’empilement vertical des cellules et, en 2020, les architectures dépassant 100 couches avaient réduit le nombre de boîtiers nécessaires pour la même capacité.
L’étape suivante est l’interconnexion hybride entre puces ou tranches (wafer-to-wafer hybrid bonding), qui augmente la densité des interconnexions et améliore les performances électriques au niveau de la tranche. L’article prévoit que cette méthode, associée à l’empilement de plusieurs puces, permettra des architectures dépassant largement les niveaux actuels et atteignant à l’avenir 800 ou 1 000 couches. La généralisation de la QLC contribue également à porter la capacité d’un seul boîtier eMMC à 2 téraoctets, conformément à la tendance présentée par la source.
Qu’est-ce qui change concrètement dans le conditionnement ?
Il ne suffit pas de rendre les puces plus petites pour en empiler davantage : il faut aussi préserver le rendement et la fiabilité. L’article indique que les flux de fabrication conçus pour des mémoires dépassant 300 couches nécessitent un contrôle des contraintes et du gauchissement de la tranche. Les outils mentionnés comprennent la gravure au laser, le meulage ultra-précis, le découpage à la lame ou par des techniques dites stealth, ainsi que l’inspection optique automatisée destinée à détecter les fissures.
L’épaisseur de la tranche peut passer d’environ 700–800 micromètres à seulement 25–50 micromètres. À ce stade, le traitement ultérieur de la surface et l’élimination des fissures microscopiques deviennent importants pour réduire la concentration des contraintes. Des méthodes telles que dice-before-grind et stealth dice-before-grind sont également utilisées pour limiter les dommages sur les bords, tandis que les puces fines nécessitent des outils de préhension spécialisés, notamment une prise sans aiguilles et avec une force de vide réglée avec précision.
Dans les configurations comprenant 32 puces ou davantage, la question devient celle de la gestion de l’ensemble du système. Les boucles de liaison filaire ultra-basses et courtes maintiennent les distances de sécurité, tandis que les agencements en escalier ou en zigzag facilitent le passage des fils et répartissent les contraintes. Des matériaux tels que film-on-die, film-on-wire et les espaceurs empêchent l’affaissement des puces et préservent l’intégrité des connexions sans augmenter la hauteur totale, une contrainte importante dans les smartphones et les appareils à espace limité.
Pourquoi cela compte-t-il pour les centres de données et les chaînes d’approvisionnement ?
L’empilement élevé exige également un moulage par compression avancé afin de limiter la déviation des fils, ainsi qu’un contrôle de l’épaisseur du couvercle, de l’équilibre des matériaux et du coefficient de dilatation thermique. Le maintien du rendement dépend d’inspections réalisées pendant les étapes de fabrication et de l’association de chaque unité à des données de traçabilité permettant de détecter rapidement les défauts et de les relier aux matériaux, aux outils ou aux conditions du procédé.
C’est ici que le rôle des sociétés OSAT, c’est-à-dire les sociétés d’assemblage et de test externalisés des semi-conducteurs, prend toute son importance. Toutes les entreprises de NAND ne sont pas des sociétés intégrées contrôlant l’ensemble de la chaîne de valeur, de la propriété intellectuelle à la fabrication des tranches, puis à l’assemblage et au test. La source indique que les principaux acteurs de l’OSAT proposent l’empilement de mémoire, la traçabilité au niveau de l’unité, des technologies fan-out au niveau de la tranche et des tests intégrés. Les réseaux multirégionaux sont également devenus stratégiques, alors que les entreprises cherchent à mettre en place des chaînes d’approvisionnement plus diversifiées et géographiquement équilibrées, même si l’article n’établit ni calendrier ni produit précis pour ces capacités.
La conclusion éditoriale est que l’augmentation de la capacité NAND à l’ère de l’intelligence artificielle ne dépend pas uniquement de la filière des cellules. Chaque bond du nombre de couches ou de la densité de stockage impose des questions parallèles concernant l’épaisseur, la gestion de la chaleur et des contraintes, l’intégrité des connexions, le rendement et la capacité des partenaires de conditionnement à produire à grande échelle. La question encore ouverte est de savoir à quelle vitesse des technologies telles que l’interconnexion hybride passeront des prévisions et de l’ingénierie avancée à des produits commerciaux stables et proposés à un coût approprié.