Die Belastungen durch künstliche Intelligenz beschränken sich nicht auf Prozessoren und HBM-Speicher; jeder Trainings- oder Inferenzvorgang erzeugt Daten, die gespeichert, übertragen und schnell abgerufen werden müssen. Eine von Semiconductor Engineering veröffentlichte Analyse argumentiert, dass der nächste Engpass in der Infrastruktur für künstliche Intelligenz damit zusammenhängen könnte, wie hochdichter NAND-Speicher verpackt wird, und nicht nur mit der Erhöhung der Zellzahl innerhalb des Chips.
Dies ist eine analytische Betrachtung, die in einem gesponserten Beitrag für Amkor veröffentlicht wurde. Daher sollten einige der darin enthaltenen Prognosen als Branchenschätzungen oder als Sichtweise eines Akteurs aus dem Verpackungssektor verstanden werden und nicht als Ankündigung eines bestimmten Produkts. Dennoch vermittelt der Beitrag ein nützliches Bild der technischen Probleme, die mit der Erhöhung der Speicherkapazität in Rechenzentren, Geräten und Fahrzeugen einhergehen.
Die Nachfrage nach NAND weitet sich über den Verbrauchermarkt hinaus aus
Nach Daten der Yole Group für 2024 erreichte der Markt für eigenständige Speicher einen Wert von 170 Milliarden US-Dollar, nachdem er sich nach zwei rückläufigen Jahren jährlich um 78 % erholt hatte. DRAM, einschließlich HBM, entfiel auf rund 57 % des Umsatzes, gegenüber 40 % für NAND. Mit Beginn des Jahres 2026 lenken die Hersteller mehr Produktionskapazität auf HBM und fortschrittliche DRAM-Knoten, während HBM laut dem Artikel mehr als 10 % des gesamten Speichermarktes überschritten hat.
Diese Konzentration könnte die verfügbaren Investitionen für den Ausbau der Kapazitäten für herkömmliches DRAM und NAND begrenzen, obwohl die Nachfrage nach NAND nicht zurückgeht. Rechenzentren benötigen SSDs für Server mit künstlicher Intelligenz, der Anteil der mit SSDs ausgestatteten Laptops steigt, und auch bei Spitzen-Smartphones geht der Trend zu größeren Kapazitäten. Automobilsysteme, insbesondere in elektrifizierten und vernetzten Fahrzeugen, benötigen zuverlässigen Solid-State-Speicher für den Betrieb ihrer Funktionen und die Verarbeitung ihrer Daten.
Der Artikel verwendet Beispiele für das Datenwachstum, um den zunehmenden Druck zu veranschaulichen: Die Übertragung eines zweistündigen Films von 1080p auf 4K erhöht die Datenmenge um etwa das 4,7-Fache, während sich die Bildgrößen beim Wechsel von einer Smartphone-Kamera mit 12 Megapixeln zu 48 Megapixeln nahezu verdreifacht haben. Auch die Größe eines dreiminütigen Audioclips kann sich beim Wechsel von komprimiertem MP3 zu immersiven Formaten wie Dolby Atmos um bis zu das Sechsfache erhöhen. Codierungstechnologien helfen zwar, beseitigen jedoch nicht die Notwendigkeit, die Speicherdichte zu erhöhen.
Von Dutzenden Gehäusen zu einem einzigen Gehäuse
Der Artikel stellt die Entwicklung aus Sicht des erforderlichen Platzes dar. Im Jahr 2010 erforderte die Speicherung von 2 Terabyte, als zweidimensionaler planarer NAND-Speicher vorherrschend war, mehr als 50 eMMC-Chips mit einer Gehäusegröße von etwa 17 × 22 Millimetern pro Chip. Anschließend veränderte 3D-NAND seit 2013 den Entwicklungspfad durch das vertikale Stapeln der Zellen. Bis 2020 reduzierten Architekturen mit mehr als 100 Schichten die Zahl der für dieselbe Kapazität erforderlichen Gehäuse.
Der nächste Schritt ist das Hybrid-Bonding zwischen Chips oder Wafern (wafer-to-wafer hybrid bonding), das die Verbindungsdichte erhöht und die elektrische Leistung auf Waferebene verbessert. Der Artikel erwartet, dass dieses Verfahren zusammen mit dem Stapeln mehrerer Dies Architekturen ermöglichen wird, die die heutigen Ebenen deutlich übertreffen und künftig 800 oder 1000 Schichten erreichen könnten. Auch die Verbreitung von QLC unterstützt dem dargestellten Trend zufolge eine Erhöhung der Kapazität innerhalb eines einzigen eMMC-Gehäuses auf 2 Terabyte.
Was ändert sich praktisch bei der Verpackung?
Es reicht nicht aus, die Dies kleiner zu machen, um eine größere Anzahl davon stapeln zu können; gleichzeitig müssen Ausbeute und Zuverlässigkeit erhalten bleiben. Der Artikel weist darauf hin, dass Fertigungsabläufe für Speicher mit mehr als 300 Schichten die Kontrolle von Waferstress und -verzug erfordern. Zu den genannten Werkzeugen gehören Lasernuten, hochpräzises Schleifen, Trennen mit einer Klinge oder mit verdeckten Verfahren sowie die automatisierte optische Inspektion zur Erkennung von Rissen.
Die Dicke des Wafers kann von etwa 700–800 Mikrometern auf nur 25–50 Mikrometer sinken. In diesem Stadium werden die nachgelagerte Oberflächenbehandlung und die Entfernung mikroskopischer Risse wichtig, um die Spannungskonzentration zu verringern. Außerdem werden Verfahren wie dice-before-grind und stealth dice-before-grind eingesetzt, um Schäden an den Kanten zu begrenzen. Dünne Dies erfordern zudem spezielle Aufnahmewerkzeuge, darunter nadelloses Greifen mit präzise kontrollierter Vakuumkraft.
Bei Strukturen mit 32 oder mehr Dies wird die Aufgabe zu einer Frage der Verwaltung des gesamten Systems. Extrem niedrige und kurze Drahtschleifen halten Sicherheitsabstände ein, während Treppen- oder Zickzackanordnungen Raum für die Drähte schaffen und die Belastung verteilen. Materialien wie film-on-die und film-on-wire sowie Abstandshalter verhindern ein Absinken der Dies und erhalten die Integrität der Verbindungen, ohne die Gesamthöhe zu erhöhen – eine wichtige Einschränkung bei Smartphones und Geräten mit begrenztem Platz.
Warum ist das für Rechenzentren und Lieferketten wichtig?
Das Stapeln hoher Strukturen erfordert außerdem fortschrittliches Druckformen, um die Ablenkung der Drähte zu begrenzen, sowie die Kontrolle der Deckeldicke, des Materialgleichgewichts und des Wärmeausdehnungskoeffizienten. Die Aufrechterhaltung der Ausbeute hängt von Prüfungen während der Fertigungsphasen und von der Verknüpfung jeder Einheit mit Rückverfolgbarkeitsdaten ab, durch die Fehler früh erkannt und mit Materialien, Werkzeugen oder Prozessbedingungen in Verbindung gebracht werden können.
Hier tritt die Rolle der OSAT-Unternehmen hervor, also der externen Anbieter für die Montage und Prüfung von Halbleitern. Nicht alle NAND-Unternehmen sind integrierte Unternehmen, die die gesamte Wertschöpfungskette vom geistigen Eigentum und der Waferfertigung bis zur Montage und Prüfung abdecken. Der Quelle zufolge bieten führende OSAT-Unternehmen Speicherstapelung, Rückverfolgbarkeit auf Einheitenebene, Fan-out-Technologien auf Waferebene und integrierte Tests an. Auch multiregionale Netzwerke haben strategische Bedeutung erlangt, da Unternehmen nach stärker diversifizierten und geografisch ausgewogeneren Lieferketten streben, obwohl der Artikel für diese Fähigkeiten keinen konkreten Zeitplan oder ein bestimmtes Produkt belegt.
Die redaktionelle Schlussfolgerung lautet, dass die Erhöhung der NAND-Kapazität im Zeitalter der künstlichen Intelligenz nicht allein vom Zellprozess abhängt. Jeder Sprung bei der Zahl der Schichten oder der Speicherdichte wirft parallele Fragen zur Dicke, zum Wärme- und Spannungsmanagement, zur Integrität der Verbindungen, zur Ausbeute und zur Fähigkeit der Verpackungspartner auf, in großem Maßstab zu produzieren. Offen bleibt, wie schnell Technologien wie Hybrid-Bonding von Prognosen und fortgeschrittener Entwicklung zu stabilen kommerziellen Produkten zu angemessenen Kosten übergehen werden.