人工智能带来的压力并不只体现在处理器和 HBM 上；每一次训练或推理都会产生必须存储、传输并快速访问的数据。Semiconductor Engineering 发布的一项分析认为，人工智能基础设施的下一个瓶颈可能与高密度 NAND 内存的封装方式有关，而不仅仅是增加芯片内部的单元数量。
这是一篇刊登在 Amkor 特色宣传材料中的分析性文章，因此其中部分预测应被视为行业估计或封装领域参与者的观点，而不是针对某一具体产品的声明。尽管如此，该材料仍有助于展现数据中心、设备和汽车提高存储容量时所伴随的工程问题。
NAND 需求扩展到消费市场之外
根据 Yole Group 的 2024 年数据，独立存储器市场规模达到 1700 亿美元，在经历连续两年的下滑后，按年增长 78% 实现复苏。包括 HBM 在内的 DRAM 约占营收的 57%，NAND 则占 40%。随着进入 2026 年，制造商将更多产能转向 HBM 和先进 DRAM 节点；据文章称，HBM 已超过整个存储器市场的 10%。
在 NAND 需求并未下降之际，这种重点转移可能限制传统 DRAM 和 NAND 扩产可获得的投资。数据中心需要用于人工智能服务器的 SSD，笔记本电脑中 SSD 的配备率不断提高，旗舰手机也正转向更大容量。汽车系统，尤其是电动和联网汽车，需要可靠的固态存储来运行其功能并处理数据。
文章通过数据增长示例说明累积压力：将一部时长两小时的电影从 1080p 提升到 4K，数据量约增加 4.7 倍；而从 1200 万像素手机摄像头转向 4800 万像素摄像头时，图像大小增加了近三倍。此外，从压缩 MP3 转向 Dolby Atmos 等沉浸式格式时，一段三分钟音频的大小最多可能增加六倍。编码技术有所帮助，但无法消除提高存储密度的需求。
从数十个封装到单个封装
文章从所需空间的角度展示了发展路径。2010 年，在二维平面 NAND 占主流时，存储 2 TB 需要超过 50 颗 eMMC 芯片，每颗芯片的封装尺寸约为 17×22 毫米。此后，3D NAND 自 2013 年起通过垂直堆叠单元改变了发展路径；到 2020 年，超过 100 层的架构已将实现相同容量所需的封装数量减少。
下一步是芯片或晶圆之间的混合键合（wafer-to-wafer hybrid bonding），它能够提高互连密度，并改善晶圆层面的电气性能。文章预计，这种方式结合多芯片堆叠后，将支持远超当前水平的架构，未来可达到 800 层或 1000 层。根据资料所展示的趋势，QLC 的普及也支持将单个 eMMC 封装内的容量提升至 2 TB。
封装实际上发生了哪些变化？
仅仅缩小芯片尺寸并不足以堆叠更多芯片；同时还必须保持良率和可靠性。文章指出，为超过 300 层的存储器设计的制造流程需要控制晶圆应力和翘曲。文中提到的工具包括激光开槽、超精密研磨、刀片切割或隐形切割技术，以及用于检测裂纹的自动光学检测。
晶圆厚度可能从约 700–800 微米降至仅 25–50 微米。在这一阶段，后续表面处理和去除微裂纹对于降低应力集中十分重要。同时还会采用 dice-before-grind 和 stealth dice-before-grind 等方法，以减少边缘损伤；而薄芯片则需要专用拾取工具，包括无针拾取以及经过精确控制的真空吸力拾取。
在包含 32 颗或更多芯片的结构中，问题转变为对整个系统的管理。超低弧度和超短长度的键合线可保持安全间距，而阶梯式或交错式布局则有助于为导线留出空间并分散应力。film-on-die、film-on-wire 和间隔片等材料可防止芯片下沉并保持连接完整性，同时不增加整体高度；对于手机和空间有限的设备而言，这是一个重要限制。
这为何对数据中心和供应链很重要？
高层堆叠还需要先进的压缩成型技术，以减少导线偏移，并控制盖板厚度、材料平衡和热膨胀系数。保持良率依赖于制造阶段中的过程内检测，以及将每个单元与追踪数据关联起来，从而能够尽早发现缺陷，并将其与材料、工具或工艺条件联系起来。
这正是 OSAT（外包半导体组装与测试）公司发挥作用的地方。并非所有 NAND 公司都是拥有从知识产权、晶圆制造到组装和测试完整价值链的垂直整合企业。资料指出，领先的 OSAT 公司提供存储器堆叠、单元级追踪、晶圆级 fan-out 技术以及集成测试。随着企业寻求更加多元化且地理分布更均衡的供应链，多区域网络也变得具有战略意义，尽管文章并未为这些能力确立具体时间表或具体产品。
编辑结论是，人工智能时代 NAND 容量的提升并不只取决于单元工艺。层数或存储密度的每一次跃升，都会同时带来有关厚度、热量与应力管理、连接完整性、良率以及封装合作伙伴大规模生产能力的问题。尚未确定的是，混合键合等技术将以多快的速度从预测和先进工程阶段过渡到成本合适且稳定的商业产品。