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Pesquisadores do Georgia Institute of Technology e da Synopsys propõem uma célula SRAM de seis transistores com design tridimensional monolítico no nó de 2 nanômetros, usando portas de passagem de óxido de índio e gálio nas camadas de interconexão traseiras. O estudo relata uma redução de área de 25% e uma redução do tempo de escrita de 42,2% no nível da submatriz, em comparação com uma linha de base de silício de alto desempenho.