La inteligencia artificial en el diseño de chips avanza hacia un papel que supera la mejora de herramientas individuales de simulación o planificación, para convertirse en una capa de coordinación entre las etapas de diseño, los equipos, las restricciones y el conocimiento especializado. Sin embargo, esta transformación no implica entregar las especificaciones del chip ni la decisión final de aprobación a modelos probabilísticos; el valor práctico estará determinado por la capacidad de los sistemas para transferir la intención del diseño, las suposiciones y las evidencias entre las herramientas sin perder su significado.
Esta necesidad surge en un momento en que los diseños incorporan decenas de miles de millones de transistores y combinan chiplets y múltiples plantillas, mientras que el coste del diseño en los nodos avanzados puede alcanzar cientos de millones de dólares. En este entorno, un solo ciclo de rediseño puede poner en peligro todo el programa, y la escasez de ingenieros experimentados hace que reducir el tiempo necesario para obtener resultados sea una prioridad cada vez mayor.
El problema se encuentra entre las herramientas
El diseño de un chip atraviesa etapas especializadas que incluyen la exploración arquitectónica, RTL, verificación, síntesis, planificación e implementación, análisis de temporización y potencia, verificación física, pruebas DFT y, posteriormente, la comparación con los resultados posteriores a la fabricación. A menudo, estas herramientas han sido desarrolladas por entidades diferentes, utilizando modelos de datos, suposiciones y definiciones divergentes de lo que significa completar la tarea.
Por ello, no basta con transferir archivos entre las herramientas. Deben preservarse las restricciones, la intención del diseño y el contexto de ingeniería; de lo contrario, los ingenieros se ven obligados a reinterpretar los requisitos y construir manualmente las pruebas, las propiedades y las excepciones. Entre los puntos débiles recurrentes se encuentran la ausencia de un modelo semántico común, la pérdida de información cuando el trabajo pasa del diseño a la verificación, la multiplicidad de formatos de datos y bases de datos cerradas, además del tiempo que los ingenieros dedican a conciliar las restricciones, las concesiones y las excepciones de temporización entre etapas adyacentes.
Una herramienta puede alcanzar un objetivo local, como mejorar el rendimiento, pero crear posteriormente un problema de congestión, temporización o ciclos ECO. De ahí surge la oportunidad de la inteligencia artificial para mejorar el flujo en su conjunto, en lugar de mejorar cada herramienta de forma aislada de los resultados posteriores.
Del asistente al coordinador del flujo de trabajo
Responsables de Siemens EDA, Synopsys, Arteris, Keysight EDA, ChipAgents y otros consideran que la automatización basada en agentes puede coordinar tareas que antes llevaban semanas, como conectar la inserción de DFT con el análisis de temporización y la corrección de problemas. Sin embargo, esto requiere acceso al conocimiento metodológico acumulado por los equipos y a una representación unificada de las intenciones del diseño, no solo la capacidad de invocar herramientas.
Los usos propuestos van desde ciclos de optimización a través de los límites entre herramientas, hasta capas de asistentes y agentes que conectan las etapas de arquitectura, RTL, verificación y diseño físico, y luego una capa de interoperabilidad operativa basada en modelos de datos neutrales respecto al proveedor. Se mencionan iniciativas como Schema Ontology de Si2 y el estándar CDC/RDC Integration Standard de Accellera como ejemplos de la infraestructura necesaria para que los agentes puedan interpretar los resultados de las herramientas sin reconstruir el contexto en cada transición.
¿Qué demuestra que el resultado es correcto?
La velocidad por sí sola no basta en el diseño de chips. La inteligencia artificial puede proponer propiedades, comprobaciones o correcciones, pero la propuesta sigue siendo una hipótesis hasta que un motor determinista la verifica. Como explica el análisis, ejecutar un modelo lingüístico u obtener una respuesta de un prompt no constituye una prueba; la prueba es un resultado completo frente a una propiedad correcta y reproducible.
Por ello, los modelos prácticos tienden a mantener las especificaciones y la decisión de sign-off en manos del ingeniero, aislando las modificaciones propuestas en un entorno sandbox y revisándolas antes de aprobarlas. El agente puede analizar los fallos, ofrecer una corrección, volver a ejecutar la regresión y después presentar los cambios y el resultado al ingeniero, en lugar de modificar directamente el código.
Esta cautela adquiere mayor importancia porque las propias herramientas de verificación pueden contener errores. El artículo señala un estudio que descubrió 16 errores independientes en tres herramientas comerciales para comprobar la equivalencia entre C y RTL, incluidos casos en los que se declaró equivalencia entre diseños no equivalentes. Por ello, la automatización debe transferir no solo los datos, sino también los límites de cada resultado, sus suposiciones, su estado probatorio y su registro de reproducción.
¿Por qué importa esta transformación?
El próximo criterio competitivo en EDA no será el número de agentes ni la cantidad de tiempo que ahorre una herramienta individual, sino la capacidad del flujo para producir evidencias auditables a través de sus límites. Esto es especialmente importante para los diseños relacionados con la seguridad funcional, la ciberseguridad y la automoción, donde no basta con afirmar que el sistema convergió en menos tiempo; es necesario saber qué propiedades están demostradas, cuáles siguen siendo limitadas y qué propuso la inteligencia artificial sin que haya sido verificado.
Las limitaciones siguen siendo claras. Los modelos actuales no están suficientemente especializados, no tienen un coste suficientemente bajo ni son lo bastante conscientes de la física como para generar RTL, diseños analógicos, paquetes avanzados o netlists completamente optimizados con verificación final bajo demanda. Además, añadir una interfaz de inteligencia artificial no resuelve el cuello de botella si la configuración de la simulación sigue tardando horas y su ejecución, días. El valor aparece cuando los análisis fundamentales son rápidos, automatizados, deterministas y utilizables mientras el diseño cambia.
La lectura más importante es que la inteligencia artificial no eliminará los límites entre las especificaciones, la implementación, la verificación y la aprobación. Pero puede reducir el coste de conciliación en cada límite, siempre que estos dejen de ser lugares donde se pierde el significado y se conviertan en puntos de recopilación de evidencias. En la práctica, el modelo más cercano a la realidad sigue siendo: inteligencia artificial para la exploración, la coordinación y la velocidad, y motores EDA deterministas para demostrar la corrección del resultado.